xilinx

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    カーネルドライバ - ZedBoard - アドレスへのアクセス後にLinuxがハングアップする

    新しいZedBoardです。私のZedBoardはXilinx Linux 2015.4（devicetree.dtb、boot.binとuImageは手動でコンパイルされ、その他のファイルはプリコンパイルされたシステムの元のアーカイブから作成されています）で動作します。 私は、PS、AXI GPIO、およびLEDのみで非常に単純なFPGAコンフィギュレーションを作成します。 Vivadoアドレス
    linux kernel linux-device-driver fpga xilinx 2016-04-08

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    Verilogで推定ブロックRAM（BRAM）の内容を初期化する方法

    Verilogで推定RAMの内容を初期化できません。ラムのコードは次のとおりです。 module ram( input clock, // System clock input we, // When high RAM sets data in input lines to given address input [13:0] data_in, // Data l
    verilog fpga xilinx vivado 2016-04-13

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    library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity conv_enc is Port (clk : in STD_LOGIC; rst : in STD_LOGIC; inp :
    vhdl xilinx xilinx-ise xilinx-edk 2016-04-18

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    コードを改善して合成時間を短縮するにはどうすればよいですか？

    私は、累積ヒストグラム法を使用してメディアンフィルタのためのVerilogでいくつかのコードを書いています。ザイリンクスでコードを合成しようとすると、最大1時間処理され、最後に「プログラムがメモリ不足になりました」というエラーが表示されます。 私のコードは次のとおりです。 //***** MEDIAN FILTER BY USING CUMULATIVE HISTOGRAM METHOD*****
    verilog xilinx synthesize 2016-04-24

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    組合せ回路の方が順序回路よりも動作周波数が低いかどうか？

    アルゴリズムSHA3アルゴリズムは、 と順次の2通りの方法で設計しました。 合成時のクロックを伴うシーケンシャルデザインは、設計サマリーとして となります。最小クロック周期は1.275ns、最大周波数は784.129MHzです。 クロックなしで設計されており、入力と出力レジスタとの間に挟まれている組み合わせ一つ 最小クロック周期1701.691 NSと最大周波数0.588 MHzのように統合報告書
    fpga xilinx sequential digital flip-flop 2016-05-02

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    Verilogで次の再宣言エラーが発生するのはなぜですか？

    私は以下のように簡単なVerilogコードを実装しようとしています： module test1( input ACLK, input RST, output test_output1, output test_output2 ); //wire ACLK; //wire RST; reg test_output1; reg test_out
    verilog fpga xilinx 2016-05-13

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    Verilogを使ったDACの実装

    私はSpartan 3EスターターキットにDACを実装するために2つのコードを書いていますが、シミュレーションでは完全に動作しているようですが、チップスコープに接続してボードにロードすると、値。私はまた、重大な警告がないことに気付きました。 コード1： module dac_state_d( input dacclk, input reset, input [31:0] dacdata, o
    verilog xilinx hdl spartan dac 2016-04-15

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    if else条件でのVerilogパラメータの使用

    次のVerilogコードを検討してください。 parameter C_SUB_WIDTH = 2; parameter C_SUB_HEIGHT = 2; parameter BIT_DEPTH = 12; reg [5:0] single_block_width; always @ (*) begin if(BIT_DEPTH == 8) begin case(
    verilog xilinx vivado 2016-05-07

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    周波数が異なるLedカウンタプログラム（0〜15）

    0から15までカウントするZyboボード上の4つのLEDでカウンタを作成したいと思います。また、ボードの4つのボタンを異なる周波数に対応させたいLEDの変化（0.5Hz、1Hz、2Hz、4Hz）のために。私は既に固定周波数で単純なカウンタを達成しましたが、ボタンの周波数が変化すると第2の部分ではありません。 ブロックデザインでは、ボタンデータを読み取るAXI GPIOと、LEDのドライバ、クロック
    verilog fpga xilinx vivado zynq 2016-05-10

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    外部変数をプライベートクラス変数にインポートする

    mainで宣言されている変数を、クラスのプライベート変数にコンストラクタの引数として渡さずに取得しようとしています。割り込みインスタンスを初期化して上書きすることなく、複数のハードウェア割り込みに割り込みコントローラをリンクする必要があります。 XScuGic InterruptInstance; int main() { // Initialize interrupt by lo
    c++11 xilinx zynq 2016-05-30
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