xilinx

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未使用のテストベンチ・ポートのブラインド/グラウンド

テストベンチ・ファイルでインスタンス化されたサブモジュールを含むトップ・モジュールを取得しました。サブモジュールはかなり自由ですので、トップモジュールをテストする際には、ほんのわずかの信号を導入し、出力をほとんど追跡する必要はありませんが、トップモジュールには他の多くのポートがあります。 これらのピン（サイズ、タイプに関係なく）に「デフォルト」/「未定義」信号（およびシンク）を提供できますか？ こ

vhdl xilinx vivado 2016-03-23

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ザイリンクスのシミュレーションライブラリをどのようにしてコンパイルすることができますか？ QuestaSim？

私は、QuestaSim（ModelSim）用のザイリンクスVivadoシミュレーションプリミティブをコンパイルします。ドキュメントはTCLコマンドを示していますが、私はISEのために古いもののような一般的なシェルコマンドを使用したいと思います。私の知る限り見ることができるように <ISEDirectory>\bin\nt64\compxlib.exe -family all - language

bash xilinx modelsim vivado questasim 2016-03-23

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ザイリンクスISimのデュアルポートBRAMとの不明なレッドX（衝突？）

これについてはかなり読んだことがありますが、なぜRed X（Collisions？）をシンプルなDual-ポートBRAM IPコア 複数のソース：私はチェックして、私はダイビングcurrent_row_data_out複数のソースを持っていない 私はそこにこれを引き起こすことができる唯一のいくつかのシナリオがあると思います。私はそれを読むだけです。 同時読み取り+同じアドレスへのWRITE：いいえ

vhdl xilinx modelsim 2016-03-27

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7セグメントに異なる番号を表示

私はDigilent Basys 3ボードを使用しています。それは4×7セグメントディスプレイを有する。現在、私のコードは、すべて私の3つの7つのセグメント桁を見せている「2」、今のよう module segmentdisplay(input clk, output segA, segB, segC, segD, segE, segF, segG, segDP,D1,D2,D3

verilog fpga xilinx hdl 2016-03-27

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XST FF /ラッチのトリミングを無効にする方法または警告を非表示にする方法

XST FF /ラッチトリミングを無効にするにはどうすればよいですか？ この特定の例では、なぜトリミングが起こっているのかを知っています（詳細についてはわかりません）が、非常に大きなstd_logic_vector（128ビットの2つのベクトル）で発生しています。 しかし、私は多くの警告を受け取り、何かが間違っている（私が気にしている）かどうかを見ることはできません。だから私は警告を隠すかFF /

xilinx 2012-04-28

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ザイリンクスFPGAのMGTで信号を送信する最も簡単な方法は何ですか？

ザイリンクスFPGAのMGTレーンで信号を送信したい（どのタイプの信号でも、ランダムなバイナリでもかまいません）。これは、PCB上のMGTトレースをテストするためのものです。私はこれを達成する最も単純な方法は何ですか？通常のIOの場合は、単に出力バッファ（OBUF）を使用し、信号を出力ピンに送ります。 MGTバンクピンのこれと同等（またはこれと同等のもの）は何ですか？ EDIT： できるだけipc

fpga xilinx 2016-02-23

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Ubuntuの下でザイリンクスISE Web Packを起動するには？

Ubuntu 12.10にザイリンクスISE Web Pack 14.4をダウンロードして正常にインストールしましたが、起動できませんでした。

fpga xilinx 2013-02-27

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ザイリンクスXPSで作成されたエミュシステムのシステムレポート

私はシャドー検出のプロジェクトを行っています。これは、ザイリンクスXPSツールを使用して組み込みシステムを作成します。システムが作成されると、生成される論理ゲートの数と構成方法を確認できます。 XPSツールでこの情報を取得するオプションはありますか？

xilinx 2012-05-08

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VHDL：このコンテキストでこのようなオペランドを使用することはできません（ソベルフィルタ）

library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; use ieee.std_logic_arith.all; --use ieee.std_logic_unsigned.all; --use ieee.std_logic_signed.all; e

vhdl fpga xilinx 2012-05-09

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VHDLのBRAM_INIT

私は、プログラムメモリの内容がBRAMに保持されているプロセッサベースのデザインをシミュレートしています。私はVHDL（推論BRAMs）を使用してプログラムのメモリを実現しています。私はCoreGenを避けようとしています。デザインを移植性を保ちたいからです。最終的にこのデザインはFPGAに移行します。 私は、VHDLジェネリックを使用してBRAMのメモリ内容を初期化する方法があるかどうかを検討し

embedded vhdl fpga xilinx 2012-05-11

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