xilinx

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    FPGAのソースコードはありますか？

    FPGAに慣れていないので、一般的なアルゴリズムで使用できるデザインがあるかどうかは疑問でした。 より具体的には、ベクトル内積距離の計算や行列のソート、読み書きのようなものを探しています。 私が最初からやり直す必要があるのだろうか、それとも以前の作品を積み重ねることができるのだろうか。 FYI、私はまだチップや言語を決めていません。私は柔軟性のあるものと一緒に行くつもりです。
    verilog fpga xilinx 2011-12-28

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    Verilog、FPGA、ユニット化されたレジスタの使用

    私は、私に取り組んでいるAGC/SPIコントローラの奇妙な振る舞いのように思えます。これは、ザイリンクスのSpartan 3e FPGAをターゲットにしたVerilogで行われています。コントローラは外部入力を使用して起動するFSMです。 FSMの状態は明示的に初期化されていないstate_regに格納されています。初期化されていないレジスタはデフォルトでゼロになると思います。コントローラを実装す
    verilog fpga cpu-registers xilinx fsm 2012-04-05

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    Spartan 3スターターキットの制約ファイル

    これは、これを投稿するための正しいスタック交換のWebサイトであるかどうかはわかりませんが、適切でない場合は適切なものに移動してください。 私は、スパルタン3スターターキット用の制約ファイルを作成する際に小さな問題に直面しています。 私は、ザイリンクス（製造元）が提供するドキュメントを読んでおり、幸運にも数週間オンラインで検索しています。 私がしようとしているのは、ボード上の3つの40ピンヘッダー
    constraints xilinx spartan 2012-01-01

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    単一クロックサイクルで実行するVerilogでの剰余演算のアルゴリズム

    アルゴリズムについて議論する文献へのリンクであれば十分です。 私はザイリンクスでVerilogコードを作成しています。これは、verilogの組み込み％演算子を使用します。問題は、％をザイリンクスで合成できないことです。 ありがとうございます！
    algorithm numbers verilog modulo xilinx 2012-04-10

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    VHDL：信号とポート「矢印」のどちら側に=>

    非常に基本的な質問： は、どのように私は知っているポート/信号/値は矢印のどちら側に配置する必要がありますか？ 非常に等しいと思われる port_a => x〜x <= port_aに切り替えると気づきました。 また、x => port_aは役に立たない 矢印がどのように指すべきかわかりません。 回答は本当にありがとうございます！
    vhdl fpga xilinx 2012-04-18

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    ユーザー制約ファイルは実際にどのように機能しますか？

    私はWebPackを稼働して、マシン上で再び実行し、シンプルなデザインを合成してFPGAにアップロードした後、私はかなりの問題に遭遇しました。 このような行は、ユーザー制約ファイルにあります： NET "W1A<0>" LOC = "P18" ; どのように正確に合成ソフトウェアは、このピンは、VHDLコードによって割り当てられます方法を決定するのでしょうか？例えば 、私が提供してきた。このサ
    vhdl fpga xilinx 2012-04-22

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    合成中にクラッシュするvhdlの画面バッファ

    現在、VGA経由でビデオデータを送信するデバイスの場合、VHDLで画面バッファを作成しようとしています。私はザイリンクスISE 13.1を使用しています。私はVHDLの初心者です。 私の考えは、各ピクセル（8ビット）のRGB値を含む大きな二次元配列を作成することでした。 私は問題なく配列に書き込むことができますが、読んでみるとさらに複雑になります。合成が非常に長くなり、コンピュータがシャットダウン
    arrays buffer vhdl xilinx 2012-01-18

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    ザイリンクスのRLOCがマッピングに失敗する

    2つのワイドマルチプレクサを含む2レベルマルチプレクサを作成しようとしています。各ワイドマルチプレクサは、同じセレクト信号を共有する8個の2対1マルチプレクサを有する。 RLOCを使用して、選択信号を1つのVirtex-5スライスに共有する1つのワイドマルチプレクサ（= 8個の2対1マルチプレクサ）をパックすることができます。私はこれらの2つの広いマルチプレクサを2つのスライスにパックしたいと思い
    verilog fpga xilinx 2012-03-10

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    ザイリンクスVirtex5シンプルI/O

    私はVirtex 5 FPGAを使用しており、マイクロコントローラと通信するために+5/0 I/Oピンがいくつか必要です。私がボード上で使った唯一のペリフェラルは、押しボタンとスイッチです。このI/Oを行う最も簡単な方法を知っている人はいません。私はボード仕様書を見てきましたが、それを行う簡単な方法は見つかりませんでした。私はあなたが持っている可能性のあるアドバイスに感謝します。
    io microcontroller xilinx ttl 2011-12-04

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    ザイリンクスISEでルックアップテーブルのみを使用してVHDL/Verilogを実装する

    VHDL/Verilogコードをルックアップテーブルのみで構成される組み合わせ回路に合成する方法はありますか？私は、マルチプレクサや乗算器などをハイパースケマティックには避けたいと思っています。最適化されていないため、最適化されていないバージョンが多数あります。 ありがとうSOCommunity！
    vhdl verilog lookup-tables xilinx 2011-10-21
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