if else条件でのVerilogパラメータの使用

Question

次のVerilogコードを検討してください。

parameter C_SUB_WIDTH = 2; 
parameter C_SUB_HEIGHT = 2; 
parameter BIT_DEPTH = 12; 

reg [5:0] single_block_width; 

always @ (*) begin 
    if(BIT_DEPTH == 8) begin 
     case({C_SUB_HEIGHT == 1, C_SUB_WIDTH == 1}) 
      2'b00: single_block_width = 6'd16; 
      2'b10: single_block_width = 6'd16; 
      2'b11: single_block_width = 6'd24; 
      default:single_block_width = 6'dx; 
     endcase 
    end 
    else if(BIT_DEPTH == 10) begin 
     case({C_SUB_HEIGHT == 1, C_SUB_WIDTH == 1}) 
      2'b00: single_block_width = 6'd16; 
      2'b10: single_block_width = 6'd24; 
      2'b11: single_block_width = 6'd32; 
      default:single_block_width = 6'dx; 
     endcase 
    end 
    else if(BIT_DEPTH == 12) begin 
     case({C_SUB_HEIGHT == 1, C_SUB_WIDTH == 1}) 
      2'b00: single_block_width = 6'd24; 
      2'b10: single_block_width = 6'd24; 
      2'b11: single_block_width = 6'd40; 
      default:single_block_width = 6'dx; 
     endcase 
    end 
    else begin 
     single_block_width = 6'dx; 
    end 
end 

C_SUB_WIDTH、C_SUB_HEIGHTとBIT_DEPTHは全てのパラメータなので、これはsingle_block_widthになるだろう、パラメータすぎ？

もしそうでなければ、single_block_widthにパラメータを設定し、上記のパラメータに基づいて値を設定するにはどうすればよいですか？

私はザイリンクスビバードを使用して上記のコードを合成しています。 （合成可能でなければならない）

ありがとう。

Answer 1

parameter [5:0] SINGLE_BLOCK_WIDTH = (BIT_DEPTH == 8) ? ((C_SUB_WIDTH == 0) ? ((C_SUB_HEIGHT == 0) ? 6'd16 : 6'd16) : 6'd24) 
           : ((BIT_DEPTH == 10) ? ((C_SUB_WIDTH == 0) ? ((C_SUB_HEIGHT == 0) ? 6'd16 : 6'd24) : 6'd32) 
            : (BIT_DEPTH == 12) ? ((C_SUB_WIDTH == 0) ? ((C_SUB_HEIGHT == 0) ? 6'd24 : 6'd24) : 6'd40)); 

このタイプのコーディングを試してください。それは論理的な誤りを有するかもしれないが、合成である。