到達不可能な評価でVerilogが無効/無効なスライス範囲

Question

場合によっては、スライスの幅がゼロでない場合に配列スライスと照合したい状況がパラメータ化されたコードになります。私はこのようなものを書くかもしれません：

parameter SLICE_WIDTH; 
parameter SLICE_BASE; 
logic [my_array_size : 0] my_array; 
//... 
always_ff @ (posedge clk) begin 
    if (SLICE_WIDTH==0 || my_array[SLICE_BASE+:SLICE_WIDTH]==0) begin 
    //alternately "if (SLICE_WIDTH==0 || my_array[SLICE_WIDTH+SLICE_BASE-1:SLICE_BASE]==0) begin" 
     //do something 
    end 
    else begin 
     //do something else 
    end 
end 

これは私がVHDLを書くときにこれらの状況を扱う方法でした。無効なアレイの範囲が評価されるのを防ぐために、一定の評価における短絡に頼っています。書かれているようにシステムのVerilogでは、これはQuestaSimの "range select of parted is reversed"エラーと "range width is zero"エラーをスローします。

//do somethingの内容をいくつかのif-generate構造に複製せずに、ほとんどのツールが受け入れるヌル範囲をきれいに処理する方法はありますか？あなたは何ができるか

Answer 1

はMASKは、あなたが私の式を用いてプレイする必要がある場合がありますので、0

は、これをテストしていないときに

parameter SLICE_WIDTH; 
parameter SLICE_BASE; 
localparam logic [my_array_size : 0] MASK) = 2**SLICE_WIDTH - 1 << SLICE_BASE; 
logic [my_array_size : 0] my_array; 
//... 
always_ff @ (posedge clk) 
    if (my_array&MASK) begin 
     //do something 
    end 
    else begin 
     //do something else 
    end 

合成ツールが離れてロジックを最適化するマスキングパラメータを作成しています。

Answer 2

Verilogでそれを処理する通常の方法はブロックを生成することです。

parameter SLICE_WIDTH; 
parameter SLICE_BASE; 

logic [my_array_size : 0] my_array; 
//... 

// generate 
if (SLICE_WIDTH==0) begin 
    // do something here 
end 
else begin 
    always_ff @ (posedge clk) begin 
     if (my_array[SLICE_BASE+:SLICE_WIDTH]==0) begin 
     //do something 
     end 
     else begin 
     //do something else 
     end 
    end 
end // endgenerate 

generate/endgenerateキーワードを使用する必要はありません。