verilog

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    特定のタイムアウト条件のチェック後にOVM/Verilogで「しばらく」ループを終了するにはどのよう

    は私が持っているループ「ながら」このようになりますOVMテストの一部として： while (signal_val == 0) begin signal_val = sla_vpi_get_value_by_name ("blah"); end 私がしたいですこのループを120マイクロ秒間だけ制限し、その後で終了します。 120μsの最後にまだ（signal_val == 0）が満た
    while-loop timeout verilog system-verilog uvm 2017-07-27

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    SystemVerilogシミュレータ間で重複した乱数シーケンスを生成する方法はありますか？

    私は誰かとSystemVerilogプロジェクトを共同作業します。しかし、私はSynopsys VCS SystemVerilogシミュレータの使用に慣れており、彼はCadence INCISIVE irunを使用するために使用されています。 1つのテストベンチモジュールは、テスト入力パターンをトップデザインモジュールに生成するために乱数を使用します。したがって、私は、乱数を生成するためのクラスを
    random verilog system-verilog cadence 2017-07-30

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    組み合わせブロックVerilogで1クロックサイクルの遅延を与える方法

    私は組み合わせコードを持っています。そのコードでは、1クロックサイクル後に信号をオフにしたいと思います。つまり最初は1です。私はそれを行うことができる方法はありますか、可能であればFPGA上で合成することができるはずです。 次のようにコードがある：あなたは純粋な組み合わせ論理合成可能な方法でそれを行うことはできません [email protected](ao or bo or co or dod
    verilog fpga xilinx 2017-07-31

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    Verilogゲート定義の相違点

    これは、Verilogの2つの半加算器の定義です。 違いがありますか？私はどちらを選ぶべきですか？どうして？ halfAdder1 xor(s,x1,x2); and(c,x1,x2); halfAdder2 assign s=x1^x2; assign c=x1&x2;
    logic verilog hdl 2017-08-03

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    FIR Verilogコードで「無効なモジュールのインスタンス化」を取得

    私のコードは8個の定数タップ、8ビットのFIRの連続構造です。私はすべての入力*タップを保存するためにメモリを使いましたが、これらの乗算を保存しようとしているうちに、エラーが発生し続けます。 私はそれをModelsimでコンパイルし、「構文エラー」を受け取りました。その後、私はiverilogを試して、 "構文エラー"と "エラー：無効なモジュールのインスタンス化"を得ました。私は本当に明白な何か
    verilog system-verilog 2017-08-03

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    Verilogコードのシミュレーションエラー：rising_edgeする-unresolved参照（CLK）

    私は、VerilogのALUを設計した： module ALU ( output reg overflow_16_1, // overflow flag used for 16 bit addition and subtraction output reg overflow_16_2, // overflow flag used for 16 bit addition and subtracti
    verilog 2017-08-04

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    複数のregまたはワイヤを同じ値に割り当てるVerilog

    もっと複雑なコードで複数のregに同じ値を割り当てるにはどうすればよいですか？ a = 0; b = 0; c = 0; d = 0; e = 0;
    verilog 2017-08-04

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    SystemVerilog：連結のunbased unsizedリテラル

    連結の最左端にunbased、unsizedリテラルを配置すると、欠落しているビットを指定された値で単純に埋め込むと仮定します。私は明示的にLRMでこれを述べているものは見ませんでした。 logic [63:0] rd_data; logic [31:0] mem_dout; logic [15:0] op_data; .... assign rd_data = {'0, op_data,
    verilog system-verilog 2017-08-05

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    FSM付きALUのVerilogデザイン

    私はFSMコントロールユニットでALUを設計しています。言及された2つの制御入力、すなわち動作のワードサイズを決定するモードとそれに対する他の入力が、実行されるべき動作の種類を決定する動作である。 私は設計しなければならないALUモジュールの画像を添付しました。 クロック信号も含める必要がありますか？ FSMは常に順序回路ですか？
    verilog 2017-08-06
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