マクロを使用してsystemverilogで信号名を連結します

Question

信号名を作成するためにsystemverilog/verilogで2つの文字列を連結しようとしています。 私の下のコードスニペットでは、lhs側は正常に動作するようですが、rhs側はうまく動作しません。 ツールは、 "bitempがまだ宣言されていません"というエラーを表示します。

"clno"パラメータに "0"というハードコードされた値を渡すと、lhsとrhsの両方で動作します。

enter code here 
`define strcat_assign_macro(lhs_prestr,lhs_poststr,rhs_prestr,rhs_poststr,clno) \ 
assign lhs_prestr``clno``lhs_poststr = rhs_prestr``clno``rhs_poststr; 

module tempmod; 
    wire a0temp,b0temp; 
    wire a1temp,b1temp; 
    wire a2temp,b2temp; 

    assign b0temp =1'b1; 

    genvar i; 
    generate 
    for(i = 0; i < 3; i++) 
    begin 
     `strcat_assign_macro(a,temp,b,temp,i) 
    end 
    endgenerate 


    initial begin 
    $display (a0temp); 
    end 

endmodule 

Answer 1

Verilog/SystemVerilog構文を解析する前にマクロが展開されます。ワイヤの配列を使用します。

Answer 2

`定義はコンパイル前に展開されているので、それらのエラーが発生しています。

これを回避する1つの方法は、スクリプトを使用して定義の使用を自動化し、Verilogファイルで同じ定義を使用することです。

ここでは、この目的のために作成したサンプルのシェルスクリプトを示します。基本的なスクリプトですが、私はあなたにその考えを伝えるのに十分だと思います。

#!/bin/csh 

set b='`' 
set a=`egrep -n "^ *${b}strcat_assign_macro" $2 | cut -d: -f1` 
set line=`egrep -n "${b}strcat_assign_macro" $2 | cut -d: -f2` 

foreach i (`seq $1`) 
    set c=`expr $a + $i` 
    sed -i "${c}i${line}" temp.ip 
    sed -i "${c}s/^\(.*\), *[0-9]* *)/\1, ${i})/g" temp.ip 
end 

スクリプト後のファイルは&です。

// Before 
karan 
shah 
    `strcat_assign_macro(b, temp, a, temp, 0) 
maheshbhai 

// ./temp.sh <Extra Define Lines> <FileName> 
./temp.sh 2 input.v 

// After 
karan 
shah 
    `strcat_assign_macro(b, temp, a, temp, 0) 
`strcat_assign_macro(b, temp, a, temp, 1) 
`strcat_assign_macro(b, temp, a, temp, 2) 
maheshbhai