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わかったように、SystemVerilogはパッケージ内のマクロ定義をサポートしていません。 UVM用に独自のマクロを実装する場合は、別々のファイルに記述し、そのファイルを先頭にインクルードする必要があります。「uvm_macros.svh」ファイルと同様です。マクロのパッケージ
誰かがこれを確認できますか?
わかったように、SystemVerilogはパッケージ内のマクロ定義をサポートしていません。 UVM用に独自のマクロを実装する場合は、別々のファイルに記述し、そのファイルを先頭にインクルードする必要があります。「uvm_macros.svh」ファイルと同様です。マクロのパッケージ
誰かがこれを確認できますか?
マクロ定義と他のコンパイラ指令は、他のSystemVerilog構文が認識される前に、コンパイル単位の一部として処理されます。したがって、マクロ定義のテキストはパッケージを定義するテキスト内に表示されることがありますが、定義はコンパイル単位の後に現れ、SystemVerilogで定義されたスコープとの関連性はありません。だから、マクロを別のファイルに入れて、それらを使用したいコンパイルユニットにマクロを含める必要があります。
ご覧ください。
https://verificationacademy.com/forums/ovm/do-you-include-or-import#reply-35286