xilinx

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    VHDLユーザ定義パッケージの構文エラー行番号5の遺伝的アルゴリズムのRNG

    Library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; Type arr is array (1 to mut_bits) of integer; type chrom_matrix is array (1 to pop_s
    syntax-error vhdl genetic-algorithm xilinx 2017-04-18

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    Vhdl Snake - テールの実装を自動化する方法

    私は現在Spartan3eのvhdlでスネークゲームを実装しています。 私は既にVGAスクリーン上にセルの正方形を描き、正方形の周りを動かすことを可能にする部品を書いています。 問題は尾の実装です - これまで私のヘビに別のセルセグメントを手動で追加しましたが、自動化したいと思います（たとえば、Javaの場合は単にセルのキューを作成して次の前のセルとしてのセル）。私はvhdlのような複雑な関数を書
    vhdl xilinx 2017-04-25

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    ザイリンクスのブロックROM IPを置き換えます（言語：Verilog）

    私は、ブロックROM IP（ザイリンクス）を使用して値を格納し、要件ごとにフェッチして処理します。今では、ROMに格納されたこれらの値がリソース使用率で表示されないように、同じ値をテストベンチで使用したいと考えています。つまり、アドレスを変更してピクセルを取得する方法と同じように、テストベンチを通じて入力を行い、値を1つずつ読み取ることを望みます。
    verilog fpga xilinx 2017-04-26

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    AXI4Liteで読み書きする最小クロックサイクル数を教えてください

    AXI4Liteバスで簡単なアクセスを行うための最小クロックサイクル数を教えてください。 私はそれが4だと思いますが、わかりません。
    arm xilinx hdl bus amba 2017-05-03

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    VHDLパッケージがコンパイルされていません

    私はVHDLを初めて使用しており、私はVIvado 2017.1を使用しています。 私は、複数のモデルに含めるために定数やその他の列挙型を定義するためにパッケージを使用しようとしています。今のところ、私のモデルではパッケージを使用できません。私は、問題のパッケージがxil_defaultlibフォルダ内にあるしかし Error: Cannot find <PACKAGE NAME> in libr
    package vhdl xilinx vivado 2017-05-09

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    vhdlの "Architecture"の近くに構文エラーがあります

    私はxilinx ise 14.7とvhdlプログラミング言語で構造アーキテクチャを使用してコードを書き込もうとしています。私はmux_xorという名前のvhdlモジュールとQ1という名前のトップダウンモジュールを持っています。 Q1のトップダウンモジュールでこのエラーが発生する： 62行目：「アーキテクチャ」の近くに構文エラーがあります。マイQ1 VHDLモジュールのコードは以下の通りです ：
    vhdl xilinx xilinx-ise hardware-programming 2017-05-11

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    SystemVerilogの別のインタフェース

    のタスクで参照インターフェイス変数は、次のコード例を検討： interface I(); logic x; modport slave(input x); endinterface interface J(I.slave i); logic y; task process; if (i.x) begin // ...
    verilog system-verilog xilinx vivado 2017-05-16

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    ザイリンクス。 xst：737エラー

    私はメモリ（24x12）を使用するプロジェクトを持っています。メモリはokk内部信号が4の値をとるときに書き込まれます。プログラミングファイルを生成すると、メモリ内のすべてのビット。 誰かが私の手助けをしてくれますか？ メインアーキテクチャのための部分的なコード： library IEEE; use IEEE.STD_logic_1164.all; use IEEE.std_logic_uns
    vhdl xilinx 2017-05-16

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    PCからFPGAのブロックRAMを読み取る

    私はザイリンクスISE 14.7シンセサイザを使用しています。私は.coeファイルでBRAMを初期化してアクセスすることができます。また、私は新しい.memファイルをdata2memツールを使用して更新し、私のビットファイルを更新することができます。ここで私はそれをROMとして構成しました。 私の問題は、BRAMの内容をファイルに保存する方法がわかりません。私はコアジェネレータからシングルポートブ
    fpga xilinx xilinx-ise 2017-04-12

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    ザイリンクスの警告XST：1710とXST：1895の違いは何ですか？

    誰もが2つのザイリンクスの警告の違いを説明していただけます。 XSTで：1710 - （INIT値なし）FF /ラッチreg_0はブロック0の定数値 を持っています。このFF /ラッチは、 の最適化プロセス中にトリミングされます。 Xst：1895 - 他のFF /ラッチトリミングのため、FF /ラッチreg_1（ 初期値なし）はブロック内で一定の値0を持ちます。このFF /ラッチ は、最適化処理
    verilog xilinx synthesis 2017-06-05
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