whenステートメントに変更する方法

Question

誰かがこのvhdlコードを 'when'ステートメントを使用するように変更する方法を教えてくれますか？

library IEEE; 
use IEEE.std_logic_1164.all; 

entity sel2_1 is 
    port(A, B, SEL : in std_logic; 
     outsgnl : out std_logic); 
end sel2_1; 

architecture EX1 of sel2_1 is 
begin 
    outsgnl <= (not SEL and A) or (SEL and B); 
end EX1; 

次のようにシミュレーション結果は次のとおりです： simulation

Answer 1

キーワードが異なるVHDLの割り当てに使用されている場合はここ

は、私が書いたコードです。 SELと仮定するとあなたはまた、あなたが頻繁にの条件付き信号の割り当てを使用することができ、多くの場合、割り当て

with SEL select outsgnl <= 
    A when '0', 
    B when others; 

/選択と称する、選択信号割付によって

outsgnl <= (not SEL and A) or (SEL and B); 

を置き換えるsimpleyことができる唯一の'0'または'1'ですwhen/elseと呼ばれる。

outsgnl <= A when SEL = '0' else B;