vhdlのif文の構文エラー

Question

VHDLを初めて使用しています。私は、ビットベクトルが偶数でないかどうかを調べるコードを試しています（ビットベクトルのハミングウェイトを使用しています）。私が書いたコードは次のとおりです。

entity hw_mod is 
generic(
bits:integer ); 
port (
inp : in std_logic_vector((bits-1) downto 0; 
    cout : out std_logic); 
end entity hw_mod 

architecture hw_arch of hw_mod is 
begin 

process(inp) 
variable count : Integer:=0; 

begin 
    labelloop: for i in 0 to (bits-1) loop 
       if(inp(i)=='1') then 
        count:= count+1; 
         end if; 
         end loop; 
        if ((count mod 2)== '0') then 
         cout:=1; 
        else 
      cout:=0; 
      end if; 
end process; 
    end hw_arch; 

私は入れませんエラーが 『=「近い』である2つの場所で構文エラー

Answer 1

私はあなたのコードを確認： - ジェネリックは
OKではなかったです。 - COUTは信号があるので、それは
<=必要 - 。。:=は変数だけ

それはエラーを与えていないが、それでもラッチは変数が使用する前にinitalizedする必要があるためである

LIBRARY ieee; 
    USE ieee.std_logic_1164.all; 
    USE ieee.numeric_std.all; 
entity hw_mod is 
generic( 
    bits : integer range 0 to 3 := 3); 
port ( 
    inp : in std_logic_vector((bits-1) downto 0); 
    cout : out std_logic); 
end entity hw_mod; 

architecture hw_arch of hw_mod is 
begin 
    process(inp) 
    variable count : Integer:=0; 
    begin 
     labelloop: 
      for i in 0 to (bits-1) loop 
       if(inp(i)='1') then 
        count:= count+1; 
       end if; 
      end loop; 
      if ((count mod 2)= 0) then 
       cout <= '1'; 
      else 
       cout <= '0'; 
      end if; 
    end process; 
end hw_arch; 

Answer 2

いくつかの問題があります。入力中に構文をチェックするエディタを使用します。

• 括弧が一致しません。
• あなたは、いくつかのセミコロンが欠落している、
• あなたはCスタイルの比較（==代わり=の）あなたが必要
• 変数の割り当てを使用した信号（:=代わり<=の）だから、