文字列を使用したVerilogマクロ

Question

システムのVerilogマクロを作成し、文字列変数を渡したいと思います。 define to define a string and pass that STRING_NAMEを使用している別のスレッドを読みましたが、次のものが必要です。

`define STRINGIFY(x) `"x`" 

私はREG_PATHをパラメータとして使用されているstringに変換することにしたいです。

`define mirror(REG_PATH) \ 
    $display(`STRINGIFY(REG_PATH)``other text); 

文字列変数を使用して文字列を渡したいとします。

string register_path = "my string" 
`mirror(register_path) 

私はこのコードを試していないが、私はあなたがmacroにstring変数を渡すことができます知っています。 そのため、STRINGIFY(REG_PATH)を使用しています。

Answer 1

文字列がすでにマクロに渡されているため、要件を表示するだけであれば、ディスプレイには何の変換も必要なく直接使用できます。

define mirror(REG_PATH) \ 
    $display("%s ``other text",REG_PATH); 

string register_path = "my string"; 

initial 
    `mirror(register_path) 

また、文字列を直接連結することもできます。

`define mirror(REG_PATH) \ 
    {REG_PATH," other text"} 
initial 
    $display(`mirror(register_path)); 

オプション3

`define mirror(REG_PATH) \ 
$display("%s otherstring",$psprintf("%s",REG_PATH)); 
initial 
     `mirror(register_path) 

オプション4

`define mirror(REG_PATH) \ 
    $psprintf("%s",REG_PATH) 

initial 
begin 
    $display(`mirror(register_path)); 
end 

Answer 2

私はこれで問題を発見しました。マクロはコンパイル時の機能なので、文字列の実行時変換はありません。私が渡す必要があるのは文字列のように見えるが、それは正確にはオブジェクトであるため、文字列の代わりにオブジェクトを渡すだけです。 `define mirror（x）x.mirror_task（）は、オブジェクトをオブジェクトクラスのミラータスクの前に付加します。