UVM(またはSV)TBクラス/オブジェクト階層図をダンプすることはできますか?UVM TBクラス図をダンプする方法は?
これは簡単にコードをブラウズし、一般的にTBを確認するのに役立ちます。事前に
感謝:)
UVM(またはSV)TBクラス/オブジェクト階層図をダンプすることはできますか?UVM TBクラス図をダンプする方法は?
これは簡単にコードをブラウズし、一般的にTBを確認するのに役立ちます。事前に
感謝:)
Questaにはこの機能が追加されています。あなたは
class my_test extends uvm_test
uvm_table_printer m_printer;
// .... All other class variables
virtual function void build_phase(uvm_phase phase);
super.build_phase(phase);
m_printer = new();
// Rest of your build phase
endfunction
virtual function void end_of_elaboration_phase(uvm_phase phase);
`uvm_info(get_full_name(), "Printing test topology", UVM_NONE)
uvm_top.print_topology(m_printer);
endfunction
endclass;
表形式で、全体のトポロジを印刷するお使いのベースのテストでuvm_table_printerを作成し、自分のクラスの階層構造を印刷するには、あなたのend_of_elaboration_phaseでそれを使用するために探している場合はhttps://verificationacademy.com/verification-horizons/june-2014-volume-10-issue-2/Visualizer-Debug-Environment-Class-based-Testbench-Debugging-using-a-New-School-Debugger-Debug-This
私は(これは、シミュレータのサポートが必要な場合があります)を動的波形にそれをダンプすることが可能であるかどうかわからないです。しかし、あなたが作成したUVM検証環境全体を印刷したいだけなら、にuvm_top.print_topology()
と呼んでください。
[this](http://www.studio-muzzi.com/project/docs/UVMdocs_smu/uvm-1.1d/classuvm__object__coll__graph)のようなものを探していました。 png) – justrajdeep
これはあなたの全体を印刷します読解可能な表形式でクラス階層を継承します。ただし、ポート間の接続は表示されません。
これはコンパイル前に利用できないかもしれないことを理解しています。これはvcd/fsdbから抽出できますか? – justrajdeep
メンターには、ソースコードからその情報を抽出できるHDL Designerという製品があります。その情報を得るために_some_ツールでコンパイルする必要があります。 VCDはシミュレーション後のデータであり、ソースコードの解析ではありません。 –