ザイリンクスISEでルックアップテーブルのみを使用してVHDL/Verilogを実装する

Question

VHDL/Verilogコードをルックアップテーブルのみで構成される組み合わせ回路に合成する方法はありますか？私は、マルチプレクサや乗算器などをハイパースケマティックには避けたいと思っています。最適化されていないため、最適化されていないバージョンが多数あります。

ありがとうSOCommunity！

Answer 1

これを行う方法があります。あなたが避けたいプリミティブの使用を制御するスイッチのXSTのユーザーガイドを見てください：

http://www.xilinx.com/support/documentation/sw_manuals/xilinx13_2/xst_v6s6.pdf

か：

http://www.xilinx.com/support/documentation/sw_manuals/xilinx13_2/xst.pdf

ターゲットアーキテクチャによって異なります。

例えば、避けるために、DSPブロックは使用：

-use_dsp48 no 

はのBRAMに自動包装を避けるために使用する：

-auto_bram_packing no 

このスイッチはまた、有用であり得る：

-slice_utilization_ratio 

として他の人はそうです。

私は私のサイト上で、彼らは何をすべきかのいくつかの説明と一緒に、使用可能なスイッチを見て便利な方法があります。

https://www.boldport.com/flow/#new/options

（「編集」をクリックし、「その他のオプション。 .. '）

私はこれが役に立ちそうです。

Answer 2

ザイリンクスでは、この目的のために言語テンプレートを使用できます。使用しているデバイスを選択し、利用可能なLUTや他のコンポーネントのタイプを確認してください。これらのLUTを個別にインスタンシエートすることができます。

これが正しく動作するようにするには、XSTプロパティの[合成中の最適化]オプションをオフにする必要があります。

http://www.xilinx.com/support/documentation/sw_manuals/xilinx13_1/ise_p_lt_using_language_templates.htm