単純な組み合わせ回路の最大パス遅延

Question

ザイリンクスISEの組み合わせ回路の最大パス遅延を計算します。私は順序回路に精通しており、タイミング制約とP & Rの後に生成されるタイミングレポートを処理する方法を知っています。しかし、設計上のクロックがないので、私は何をすべきか分かりません。 すべての組み合わせ設計でクロックを追加する必要があるので、最大パス遅延の大きさはどれくらいか分かりますか？ 例えば、次の全加算器のVHDLコードでは、最大パス遅延をどのように測定できますか？

library IEEE; 
use IEEE.STD_LOGIC_1164.ALL; 

entity full_adder_vhdl_code is 
Port (A : in STD_LOGIC; 
B : in STD_LOGIC; 
Cin : in STD_LOGIC; 
S : out STD_LOGIC; 
Cout : out STD_LOGIC); 
end full_adder_vhdl_code; 

architecture gate_level of full_adder_vhdl_code is 

begin 

S <= A XOR B XOR Cin ; 
Cout <= (A AND B) OR (Cin AND A) OR (Cin AND B) ; 

end gate_level; 

Answer 1

これはザイリンクスISEで簡単に行うことができます。クロックを追加する必要はありません。

コードをそのまま合成します。コンソールタブを見てください。合成状態が表示されます。このレポートの最後に必要な遅延が表示されます。私はISE 14.6でコードを合成し

、私はこれを得た：

最低期間：なしパスは クロック前
最小入力到着時間を見つけました：いいえパスがクロック後
最大出力に必要な時間を見つけていません：============================== 0.776ns

：いいえ パスは
最大組み合わせパスの遅延は認められませんでした=== =======================

プロセス "Synthesize - XST"が完了しました。正常に