VHDL：ここ

Question

に信号を送るためにシステムクロック（SYS_CLK）を割り当てることができない私は、シミュレーション結果をアップロードしています。ハイライト部分では、両方の信号にsys_clkを割り当てる必要があります 定義済みのsclk_1およびsclk_2信号の遅延によってシステムクロック（Sys_clk）を割り当てるvhdlコードを書きました。

カウンタを25カウントした後のシミュレーションでコードを実行して実行すると、両方の信号のステータスがシステムクロック（Sys_Clk）の代わりにハイ（ロジックレベルハイ）になります。

私はArtix 7 Basys -3 Boardとその100MHZシステムクロックを使用しています。

定義された信号にどのようにシステムクロック（Sys_Clk）を割り当てることができますか？

architecture Behavioral of Power_Sequence is 
signal counter : integer := 0; 
signal sclk_1 : std_logic := '0'; 
signal sclk_2 : std_logic := '0'; 

begin 

process(Sys_Clk) 

begin 

    if(Sys_Clk 'event and Sys_Clk = '1') then 
     if(resetb = '0')then 
      sclk_1 <= '0'; 
      sclk_2 <= '0'; 
     else 
      counter <= counter + 1; 
      if (counter > 24 and counter < 50) then 
      sclk_1 <= Sys_Clk; 
      sclk_2 <= Sys_Clk; 
      end if; 
     end if; 
    end if;  
end process; 
end Behavioral; 

Answer 1

コードは機能しません。 線の間のプロセスのコード：SYS_CLKが上昇しているとき

if(Sys_Clk 'event and Sys_Clk = '1') then 
... 
    end if; 

が実行されます。この時点で、Sys_Clkの値は '1'です！それからシグナルsclk_tpとsclk_btにコピーすると、常に '1'がコピーされます。

それはあなたがこのような非同期プロセスでsclk_tpとsclk_bt信号を割り当てる必要が働くようにするには：

sclk_tp <= Sys_Clk when (counter > 24 and counter < 50) else '0'; 

そして、ちょうどカウントするように、同期プロセスを使用します。

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paebbelsは説明として、上記の行は、クロック・ゲーティングを作るための良い解決策ではありません。 colck gatingについてはthis stackoverflow responseに関する説明があります。