vhdl

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    VHDL numeric_stdのオーバーフローが符号付き/符号なしで定義されています

    数値が2**MAX - 1であるunsigned(MAX downto 0)がある場合、VHDL（87 | 93 | 200X）規格では1ずつインクリメントしたときの動作を定義していますか？ （または、同様に、私は0から1で、それをデクリメントするとき？）
    standards vhdl integer-overflow 2012-08-02

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    実数変換関数

    整数型オブジェクトをVHDLの実数型に変換する共通の変換関数はありますか？ これはテストベンチのため合成能力は問題ではありません。
    type-conversion vhdl real-datatype 2012-05-02

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    VHDL：このコンテキストでこのようなオペランドを使用することはできません（ソベルフィルタ）

    library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; use ieee.std_logic_arith.all; --use ieee.std_logic_unsigned.all; --use ieee.std_logic_signed.all; e
    vhdl fpga xilinx 2012-05-09

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    VHDLとVerilogでFPGAデザイン用にEclipseをセットアップする方法）

    私はEclipseで新しく、SW開発用とNiosプロセッサ用のAltra環境用に使用しました。しかし今、私は管理しなければならない非常に大きなプロジェクトがあり、Eclipseを使用してシステムのすべてのファイルを管理して更新しやすくしたいと考えています。 プロジェクトには、さまざまなIP用の複数のディレクトリがあり、ASCI、ザイリンクス、およびアルテラFPGAの複数のターゲットがあります。近い
    eclipse eclipse-plugin vhdl verilog fpga 2012-06-28

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    追加のLEを必要とするVHDL関数？

    は、私はレコードタイプ内のフィールドを変更するには、次のような関数を使用したいと思い、次の -- Control Register Address Type Declaration SUBTYPE ctrl_reg_addr_type IS std_logic_vector(ADDR_BITS-1 DOWNTO 0); -- Control Register Data Type
    vhdl synthesis 2012-05-11

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    Verilogの疑問符（？）演算子

    私はVerilogプログラムをvhdlに変換しようとしていますが、Verilogプログラムで疑問符（？）演算子が使用されているステートメントを見つけました。 以下はVerilogコードです。 1 module music(clk, speaker); 2 input clk; 3 output speaker; 4 parameter clkdivider = 25000000/440/2;
    operators vhdl verilog 2012-09-09

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    VHDLログイン端末

    私はVHDLの初心者です。私はログイン端末が必要です。たとえば、私は7010のパスワードを固定しています。私はautomatのfuncionalityだけを実装する必要があります。私は1つの信号を定義したいと思っています。それはキーの押下回数を保持し、毎回増分されます。 しかし、私はシグナルを初期化する方法を知っていません。なぜなら、あるプロセスでシグナルを初期化するとき、他のプロセスでその値を増
    vhdl 2012-05-03

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    VHDLのBRAM_INIT

    私は、プログラムメモリの内容がBRAMに保持されているプロセッサベースのデザインをシミュレートしています。私はVHDL（推論BRAMs）を使用してプログラムのメモリを実現しています。私はCoreGenを避けようとしています。デザインを移植性を保ちたいからです。最終的にこのデザインはFPGAに移行します。 私は、VHDLジェネリックを使用してBRAMのメモリ内容を初期化する方法があるかどうかを検討し
    embedded vhdl fpga xilinx 2012-05-11

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    VHDLの汎用パッケージ

    汎用パッケージを使用することはできますか？ これは、エンティティをインスタンス化するときに私はいくつかの一般的なものを提供し、パッケージはそれに依存することを意味します。 私は（すなわち、異なるパラメータ）異なるパッケージで、それぞれの時間を、私は何度か使用したいブロックを持っている 私は、配列の配列を使用するため、パッケージを使用する必要がありますし、私は唯一であることを行うことができパッケージ
    vhdl 2012-10-31

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    参照として使用する単純なハッシュテーブルの実装例を探す

    Verilogでのハッシュテーブル実装（挿入+参照）の例をいくつか探しています（VHDLも有効です）。初期化時にすべての値を知っているので、私の場合はあまり複雑ではないので、必要なメモリ量、境界などを知ることができます。ハッシュ関数の部分は難しくありません。ハッシュキーをメモリアドレスにマッピングしたり、衝突を管理したりすることができます。しかし、これを最初からすべて書き込むことはリソースを消費す
    algorithm memory-management vhdl verilog fpga 2012-04-30
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