vhdl

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VHDL不明な識別子 "signed" in numeric_std

これは私の宣言です。なぜそれがタイプとして署名を識別しないのですか？私はnumeric_stdライブラリをインポートしました。ドキュメントでは、署名付きと符号なしをサポートしています。ここで何が間違っていますか？ library IEEE; use IEEE.STD_LOGIC_1164.all; use work.my_package.all; entity landmark_1 is

vhdl 2012-03-27

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助け擬似乱数生成器が必要です

私は既約多項式を使用しているかどうかを調べるためのカウンタを備えた疑似乱数生成器に問題があります。 geenratorは問題なく動作していますが、カウンタを使用してサブモジュールとして使用しようとするとカウンタは使用できません。何か案が ？？ -- x^6 + x^5 + x^3 + x^2 + 1 Library IEEE; use ieee.numeric_std.all; use

vhdl 2012-04-08

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文はVHDL

に私はVHDLでのif文、;-) signal SEQ : bit_vector(5 downto 0); signal output: bit; ------- if(SEQ = "000001") and (CNT_RESULT = "111111") then output<= '1'; CNT_RESET <= '0'; else

vhdl 2012-04-08

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VHDL：信号とポート「矢印」のどちら側に=>

非常に基本的な質問： は、どのように私は知っているポート/信号/値は矢印のどちら側に配置する必要がありますか？ 非常に等しいと思われる port_a => x〜x <= port_aに切り替えると気づきました。 また、x => port_aは役に立たない 矢印がどのように指すべきかわかりません。 回答は本当にありがとうございます！

vhdl fpga xilinx 2012-04-18

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VHDL：コンポーネントポートからエンティティポートへ、何が何であるかをどのように知っていますか？

entity Adder4Bit is Port (A : in STD_LOGIC_VECTOR (3 downto 0); B : in STD_LOGIC_VECTOR (3 downto 0); S : out STD_LOGIC_VECTOR (3 downto 0); COUT : out STD_LOGIC); end Adder4Bit;

vhdl fpga 2012-04-18

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VHDL機能は、私はVHDLで関数を定義しようとしています

をコンパイルしていませんが、私はここで Error: tst.vhd(4): near "subtype": syntax error を取得するコード subtype word10 is bit_vector(9 downto 0); subtype word8 is bit_vector(7 downto 0); function tst (input : in word10) retu

vhdl 2012-04-18

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このTフリップフロップの例を理解していますか？

私はVHDLの本を読んでいて、彼らが与えた例を理解することができません。 コード与えられた： ------------------------------------------------------------------- -- RET T Flip-flop model with active-low asynchronous set input. -- ---------------

vhdl 2012-04-20

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VerilogモジュールからVHDLレコード出力にアクセスできますか？

私はトップレベルのVerilogモジュールを持っています。このモジュールは、レコードであるいくつかの出力を持つVHDLブロックをインスタンス化します。 Verilogトップからこれらのレコードにアクセスする良い方法はありますか、それともレコードを分割するほうがいいですか？

vhdl verilog records 2012-04-20

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VHDL浮動小数点除算を行う最も簡単な方法は？

私はVHDLを使用して2つの浮動小数点数を分割する最も簡単な方法を探しています。私は合成可能なコードが必要です（私はSpartan 3 FPGAで実装します）。 最初のオペランドは常に固定数（たとえば600）になり、2番目の整数は0から99999までの整数になります。固定数は被除数、整数1は除数です。だから私はこのような何かを計算する必要があります：600/124。 または124の代わりに他の数字

vhdl division fpga 2012-03-15

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VHDLの簡単なAES

AES-128暗号化/復号化を実行するCOREが必要です。私はオンラインで検索しましたが、どのようにして対話するのか分かりません。 私は誰でも知っている/使用できる素敵なAESコアを持っていますか？ 私は既にopencoresを見てきましたが、解読することはあまり多くなく、複雑すぎるものもありません。

vhdl 2012-03-22

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