vhdl

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オプションのVHDLのPORT？

私はIPコアを書いていますが、ユーザーが選択する汎用パラメータに応じて、すべてのOUT/INポートが必要であるとは限りません。オプションのポートを持つことは可能ですか？私はXilinx IPコアを使用する場合、すべてのPORTが含まれているわけではないため、同様のことが可能であることを知っています。

vhdl 2016-03-31

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C言語の文をVHDLに書く

私はVHDLを初めて使っていますが、SRAMメモリにアクセスするためにALU、乗算器、バスアーキテクチャを備えたVHDLでプロセッサを作成しています。プロセッサは、32ビット命令（演算のタイプとメモリアドレスを含む）をデコードします。 次のCコードをプロセッサに書き込むにはどうすればよいですか？ 1st instruction: multiply a[0] with b[0] 2nd instr

c vhdl processor test-bench 2016-04-01

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Windows上でソフトウェアを送受信するVHDL UARTテストベンチ

FPGA側にVHDLコードを書き込んで、UARTポートからデータを受信して​​SDRAMに書き込み、そのデータをUARTに送り返す必要がありますポート。データを送受信するソフトウェアがコンピュータ側にあります。しかし、私はテストするボードがありません。私は私のデザインをテストするためにテストベンチを書く必要があります。 私の問題は、Testbenchと私のソフトウェアをWindows上でどうやりと

vhdl fpga uart 2016-04-04

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波形ウィンドウでActive-HDLのシミュレーション結果を表示するにはどうすればよいですか？

Active-HDLサポートでテストベンチスクリプトを拡張しました。 Active-HDLは、ほとんどがQuestaSimまたはModelSimのように動作します。コマンドライン引数も同様です。 私はLattice Diamond 3.7のActive-HDL Student EditionとActive-HDL Lattice Editionをインストールしています。私は現在、後者のバージョンを

vhdl simulation test-bench active-hdl 2016-04-04

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行列内の列の長さを決定する

4x4行列の各列の長さを決定します。各列の長さは、各列の下端から上に数えられ、最初にアクセスされた '1'からしかカウントされません。 1110 0111 0110 0001 列1 = 1、列2 = 3、COLUMN3 = 3、Column4 = 4等... 誰もが、私はこれを行うことができますどのように任意のアイデアを持っていますか？私はこれまで、各列を抽出する関数の横に行列を生成しよ

arrays matrix vhdl counter 2016-04-04

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VHDLでコードをシリアライズ

VHDLを使用してSpartan-6 FPGAに（非常に基本的な）GPUを作成しようとしています。 大きな問題は、HDLの理解が非常に限られていることです。これらの巨大なループが100％を超えると考えることなく、レイトレース/スキャンラインラスタライズアルゴリズムのネストされたforループを使用してコードを書いています。合成時にループが解明されると、DSPはスライスします。 forループ（カウンタ

for-loop vhdl fpga rasterizing spartan 2016-04-05

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VHDL：genric map setup

このセットアップはなぜ機能しますか？ （整数：1 M）を介して1になるようにポートのビットを指定するだろうが、場合M-1 0とdowntoは単に意味をなさない0ダウン0、あろう component mux2to1 is generic (M : integer := 1); -- Number of bits in the inputs and output port (input0 : in

vhdl 2016-04-06

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VHDL入力がグローバルに静的ではありません

library ieee; use ieee.std_logic_1164.all; entity alu_1bit is port ( i_OPERATION : in std_logic_vector(1 downto 0); -- entrada de operação (controle de operação) i_INV_BIT : in std_lo

vhdl 2016-04-06

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VHDL「For」Loop Null Range

私はこの問題に数時間悩まされています。ここで検索したり、Googleで解決策を見つけることができないようです。あなたはその "119 TO 1 LOOPのインデックスFOR " を参照してください LIBRARY IEEE; USE IEEE.std_logic_1164.ALL; USE IEEE.numeric_std; USE work.arrays.ALL; ENTITY par

loops for-loop vhdl hdl 2016-04-08

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0以外のVHDLフリップフロップのリセット

は、フリップフロップのベクトルをすべて0以外の値にリセットする可能性はありますか？ のようなもの： PROCESS (clk) BEGIN IF RISING_EDGE(clk) THEN IF rst = '1' THEN ff <= INPUT_VALUE; ... これは合成を生き残りません。 リセット時にのみffに値を取得したいので

vhdl reset value flip-flop 2016-04-09

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