vhdl

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    VHDLを使用したテストベンチのトップレベルエンティティの実現

    私はVHDLとハードウェアの世界で初心者です。 私は数をつくろうとしています&トップレベル階層を使って例を比較し、それをtestbenchでテストし、ISIMの結果を確認してください。ここで は私のブロック図のスケッチです： だから私はこれらの3つのVHDのソースファイルを終わる： てcounter.vhd library IEEE; use IEEE.STD_LOGIC_1164.ALL;
    vhdl simulation test-bench 2016-04-10

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    ERROR：XSTで：827 =信号カウントを合成することができない、悪い同期説明

    私はエレベーターをシミュレートしようとしています。その結果として、私はエラー ERROR:Xst:827 = Signal count cannot be synthesized, bad synchronous description を取得し、私はこのソースからコードを次しています[https://www.youtube.com/watch?v=i03_-NMwmDs]私のものは非常に似て
    vhdl 2016-04-11

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    Quartusの一般的な値を変更してもコンパイル結果に影響しません

    Quartusではジェネリックの問題があります。 これらは機能しますが、n = 10とし、後でn = 100に変更すると宣言しても、コンパイルとシミュレーションの結果は変更されません。あたかも汎用値がまだn = 10だったかのようです。 デザインを再コンパイルしようとしましたが、動作しませんでした。一時ファイルを削除しようとしましたが、プロジェクトフォルダ内のすべてのディレクトリを削除しましたが、
    vhdl fpga quartus 2016-04-12

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    VHDLケースステートメントのオプションの順番

    私は基本的なCPUコントロールユニット用のVHDLでFSMを書いています。あるプロセスでは、命令コードを解読するためにcase文を使用します。私の質問は、 "..." =>ステートメントが何かを変えるか、何かを変えるか、あるいは推測される "回路"が同じであるかの順序ですか？私はそれが間違いないと思うが、私は確信したい。 私はむしろ、値の順序ではなく、方向付けが容易な順番でケースを持っています。
    case vhdl 2016-04-13

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    vhdlブロックの出力をその入力にフィードバックする

    私は加算器ブロックを持っており、加算器の入力ポートの1つに出力を戻す必要があります（これは別のエンティティが使用されるエンティティ）。私はprocessをsensitivity listで実行しようとしましたが、動作しませんでした。そうする方法はありますか？ 注：クロックは使用されません。ここで が私のコードです：あなたのコードで library IEEE; use IEEE.std_logic
    vhdl feedback 2016-04-13

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    ザイリンクス浮動小数点コア - 誤った「X」値？

    ザイリンクスpg060浮動小数点コアを使用しようとしました。 、上記タイミング図とデモテストベンチとして提供さダイアグラム、を見た後に（経験の浅いなどのために自分のように、非常に紛らわしいです！）私は単純に一緒に2つの数値を乗算し、短いプログラムを作成しました。一見 、私は結果が不明「のXさんがいっぱいですので、私はひどく間違って何かをしたと思いました。 しかし、ユーザーガイドで推奨されているよう
    floating-point vhdl multiplication xilinx-ise spartan 2016-04-14

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    VHDL std_logic_vectorsのアレイはSTD_LOGIC_VECTORに

    INTENTION変換： IはZedBoardにRAMからデータを読んでいるが、私は、次のバッファ type mem_word is array (0 to 127) of std_logic_vector(31 downto 0); signal buffer_word : mem_word; を使用するように、RAMは、32ビットのロングワードからなるものの次に、中間のリニアバッファで線
    arrays vector vhdl fpga 2016-04-15

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    VHDLプロセスの作成後にいくつかのボタンをデバウンスする方法は？

    私はVHDLを初めて使っています。私は2つのボタン（M - 増分分とS - 増分秒）を意味する私のプロジェクト（タイマー）のためのプロセスを作った。私はそれらをデバウンスする必要があります。私はよく知られているデバウンスプロセスですが、私は自分のプロジェクトでそれをどのように実装するのか分かりません。 [編集] 私のプロジェクトでは、デバウザーをどのように実装するのですか？新しいプロセスを作成する
    vhdl fpga hardware-programming 2016-04-16

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    verilogの整数入力ポートとvhdlのsimillar？

    私はVerilogの初心者です。私はvhdlで整数の入出力を使ってコードを構築しました。今私はVerilogで同じコードを構築したいと思います。しかし、私は、verilogの入力ポートが整数型であることを知りました。 できること。 私は合成可能な答えを好むでしょう。 VHDLコード：VHDLでのVerilogおよび整数で LIBRARY ieee; USE ieee.All; use IEEE
    vhdl verilog vlsi 2016-04-16

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    このvhdlコードは私がしたいことをしません。何が間違っていますか？

    私は学校のプロジェクトで働いており、チケットを販売するマシンを設計しなければなりません。多くの要件があり、私はそれらの多くを世話しましたが、私は小さな問題があります。私は、デザイナーがマシンの最初のチケット数を決定します。そして、クライアントが一度に1枚のチケットを購入した後、この数は1単位で減少するはずです。それはしません。なにが問題ですか？ （私はVHDLでコードを書くことについては初心者です
    project vhdl implementation fpga 2016-04-18
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