VHDL：genric map setup

Question

このセットアップはなぜ機能しますか？ （整数：1 M）を介して1になるようにポートのビットを指定するだろうが、場合M-1 0とdowntoは単に意味をなさない0ダウン0、あろう

component mux2to1 is 
generic (M : integer := 1); -- Number of bits in the inputs and output 
port (input0 : in m32_vector(M-1 downto 0) := (others => '0'); 
     input1 : in m32_vector(M-1 downto 0) := (others => '0'); 
     sel  : in m32_1bit; 
     output : out m32_vector(M-1 downto 0)); 
end component; 

Iはgenricマップを理解する方法であります。

Answer 1

@ user1155120によると、1つの要素を持つ配列を持つことができます。 （0のdownto 0）は1つの要素を持つでしょう。

ただし、作成する別の重要な点がある：VHDLで特定のタイプの1つの要素のアレイは、要素タイプと同じタイプではない

。たとえば、std_logicとstd_logic_vector(0 downto 0)は異なるタイプです。一方を他方に割り当てることはできません。 std_logicはスカラーであり、std_logic_vector(0 downto 0)は配列タイプです。

これらの型を「変換」するには、配列の型をインデックスする必要があります。だから、信号

signal S : std_logic; 
signal A : std_logic_vector(0 downto 0); 

であなたは、Sまたはその逆に割り当てることはできませんが、これを行うことができます。

A(0) <= S; 

またはこの：

S <= A(0); 

ます。また、インデックスアレイポートすることができます。だから、

entity HAS_ARRAY_PORT 
    port (P : in std_logic_vector(0 downto 0)); 
end; 

であなたはこれを行うことができます。

L: entity work.HAS_ARRAY_PORT port map (P(0) => S);