vhdl

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    バイナリまたは整数をVHDLの下位に変換するにはどうすればよいですか

    バイナリ値を入力として16進数に変換する必要があります。私はこれをどのようにするべきですか？ ここに新しいです。私に助言してください。
    binary integer hex vhdl 2016-05-02

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    VHDL forループは常に私に同じ値を与えます

    私がしたいことは、要素0+11、次に1+10、次に2+9を追加して、他のすべてと同様ですが、私がシミュレーションしているとき、最初の要素0,11）。私はまた、1クロックイベントで値を取ることをお勧めしたいと思っていましたが、わかりません。 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use ieee.std_logic_unsigned.all;
    loops for-loop vhdl clock rom 2016-05-03

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    vsimはWindows上で-modelsiminiパラメータを受け付けません

    私はコマンドライン引数-modelsimini <modelsim.ini>を使用して、ほとんどのQuestaSim/ModelSim実行ファイルに自分自身のmodelsim.iniファイルを指定しています。 これは、Linuxの場合、vcomとvsim、およびWindowsの場合はvcomで完璧に機能します。しかし、Windowsのvsimは中止され、エラーがスローされます。 C:\Mentor
    vhdl modelsim questasim 2016-05-03

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    NPNはVHDLでシミュレーションされません

    次のコードをVHDL NPNスイッチにコード化しましたが、何らかの理由で正しい構文でコンパイルできても出力がシミュレーションでは機能しません。 LIBRARY ieee; LIBRARY work; USE ieee.std_logic_1164.all; entity npn is port ( p_In : in std_logic; p_Gate: in std_l
    switch-statement vhdl 2016-05-04

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    rising_edgeを非クロック信号の悪い習慣で使用していますか？代わりがありますか？

    私はVHDLデザインに取り組んでいますが、コードはかなり醜いです。私の目標を達成するために言語の設計を回避しようとしているようですが、何かが間違っているように感じます。私はVHDLについてはかなり新しいですが、プロジェクトの小規模なチャンクには1ヶ月近く取り組んでいるので、一般的な考え方があります。しかし、この部分はもう少し複雑です。 信号の立ち上がりエッジ（END_ADC）後に1クロック周期の長
    syntax vhdl clock 2016-05-04

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    処理中のポートマップの代替方法はありますか？

    vhdlの私の理解では、プロセス内のコンポーネントにポートマッピングを持たせることはできません。条件付きのシナリオにアプローチする別の方法があるかどうか不思議でした。ここ は、私が現在働いている私の電卓のVHDLコードの例です：私は本当に周りに私の心をラップすることはできません library ieee; use ieee.std_logic_1164.all; use iee
    vhdl 2016-05-04

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    HDLコードの組合せループエラーを無視する方法はありますか？

    非常に大きなプロジェクトコードで小さなモジュールを正式に検証しようとしています。私は分析し、デザインを精緻化しました。ツールが私に "Found Combinational Loop"エラーを与えるので、私は小さなモジュールを確認できません。 この小さなモジュールがこのループエラーの影響を受けないことは間違いありません。だから私はこのエラーを取得avaidしたい。それも可能ですか？ ありがとうござ
    vhdl system-verilog verification formal-verification 2016-05-06

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    エラー： 'math_real'はライブラリieeeにコンパイルされていません

    library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_arith.all; use IEEE.math_real.all; これはVHDLコードでライブラリを宣言した方法です。 エラー： 'math_real' が IEEEライブラリにコンパイルされていない私は、Cadence社からJasperGoldを使用しています
    vhdl ieee 2016-05-06

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    VHDLのシフトレジスタの構造設計

    私はvhdlにシフトレジスタの構造設計を行いました。 WriteShiftが1のときシフトを得て、それが0のときシフトレジスタは価格をロードする。テストベンチでwriteshiftを1に設定すると、ロードは完全に機能しますが、シミュレーションでは00000になります。 私のコードは次のようである： entity ShiftRegis is Port (Din : in STD_LOGIC
    vhdl simulation shift-register 2016-05-06

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    VHDL IF文が機能しない

    VHDLのif構文に問題があります。 コードは次のようになります。 library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity Shifting_zero is port (clk : in STD_LOGIC; zeros : buffer STD_LOGIC_VECTOR (3 downto 0)); end Shifti
    if-statement process vhdl 2016-05-08
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