Verilog 16x16レジスタファイルデザイン

Question

Verilogコーディングが初めてで、16x16レジスタファイルを設計しようとしています。

これまで16ビットのフリップフロップをイネーブルにして16ビットのレジスタを設計しました。私は現在、レジスタファイル本体を設計しようとしています。これは16の16ビットレジスタで構成されます。入力はd [15：0]、e [15：0]、クロック、リセットです。出力はq [15：0] [15：0]になります。この出力をVerilogでどのように指定すればよいですか？

Answer 1

コードq[15:0][15:0]は2次元配列を与え、各要素は1ビットです。それはあなたが望むものではありません。 以下のコードは1d配列を提供します：それぞれ16ビット幅の16個のregs。

output reg [15:0] q [15:0]; 

Verilogでは、このような配列をベクトルに展開してから、モジュール間で渡す必要があります。配列スタイルポートはSystemVerilog機能です。