test-bench

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    私のプログラムカウンタテストベンチの文法エラーが発生しましたが、なぜ私は取得し続けるのかわかりません 次のVerilogソースには構文エラーがあります: "pc_tb.v"、20:token 「初期」 初期 ^ 私は最初に間違っていますか?パイプライン化されたデータパスを作成し、私はそれを持って、この部分だけは、あなたがinitialブロック内の別のinitialブロックを宣言することはできません

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    以下のモジュールの下にDFFがあります。 d_flip_flop_edge_triggered DFFT(Q, Qn, C, D); しかし、私は「Qnの」に「D」の入力を切り替えると、 - devideバイ2カウンタを作るために - テストベンチ出力はQ又はQnのいずれかを示していません。エラーがあるかのように赤色になります。 はここで完全なコードです: module divBy2Using

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    元々はバイナリでデータを読み込む必要があります。私は$ readmembがこのために使うことができ、合成可能にする方法さえあるということを読んでいます。 私はRAM_IN(テストベンチモジュールではない)という別のモジュールを作成し、トップモジュールに "接続"しました。 module RAM_IN (pix_val, indx); input [0:5] indx; output [31

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    私はVHDLを初めて使っていますが、SRAMメモリにアクセスするためにALU、乗算器、バスアーキテクチャを備えたVHDLでプロセッサを作成しています。プロセッサは、32ビット命令(演算のタイプとメモリアドレスを含む)をデコードします。 次のCコードをプロセッサに書き込むにはどうすればよいですか? 1st instruction: multiply a[0] with b[0] 2nd instr

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    私はテストベンチ&のVerilogコードと合成スクリプトを持つデザインのポストシンセシミュレーションを行っています。これはVerilogネットリストファイルを与えます。 私は、波形合成と端末上の$ monitor値のダンプという、前合成シミュレーションを見ることができます。これと同じ$ monitor値のダンプも、合成後のシミュレーションがうまく動作することを示しています。 は、しかし、私は私が$

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    Active-HDLサポートでテストベンチスクリプトを拡張しました。 Active-HDLは、ほとんどがQuestaSimまたはModelSimのように動作します。コマンドライン引数も同様です。 私はLattice Diamond 3.7のActive-HDL Student EditionとActive-HDL Lattice Editionをインストールしています。私は現在、後者のバージョンを

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    私はVHDLとハードウェアの世界で初心者です。 私は数をつくろうとしています&トップレベル階層を使って例を比較し、それをtestbenchでテストし、ISIMの結果を確認してください。ここで は私のブロック図のスケッチです: だから私はこれらの3つのVHDのソースファイルを終わる: てcounter.vhd library IEEE; use IEEE.STD_LOGIC_1164.ALL;