VHDL-2008は外部名を継続的に強制します

Question

私は、テストベンチ階層で信号を強制的に強制的に強制したいと思っています。ここで私がテストベンチでこれをやってきた方法を示す簡単な例があります。これはdouble_inverterインスタンスではModelSim 10.4bすなわち信号bで動作

library ieee; 
use ieee.std_logic_1164.all; 
use ieee.numeric_std.all; 

entity double_inverter is 
port(
    a : in std_logic; 
    z : out std_logic 
); 
end double_inverter; 

architecture x of double_inverter is 
signal b : std_logic; 
begin 

    b <= not a; 
    z <= not b; 

end architecture x; 


library ieee; 
use ieee.std_logic_1164.all; 
use ieee.numeric_std.all; 

entity inverter_tb is 
end inverter_tb; 

architecture y of inverter_tb is 
    signal z : std_logic; 
    signal clk : std_logic := '0'; 
begin 

    clk <= not clk after 5 ns; 

    dut : entity work.double_inverter 
    port map(
    a => '0', 
    z => z 
); 

    continuous_stim : process(clk) 
    begin 

    << signal dut.b : std_logic >> <= force clk; 

    end process; 

end architecture y; 

は、CLKによって設定されていない信号が、外部名信号を制御するためのより良い方法があるでしょうか？

ありがとうございました。あなたが使用できるいくつかの状況では

Answer 1

は、外部名の別名である：

alias dut_b is <<signal dut.b : std_logic >> ; 

我々はアーキテクチャの中で宣言された信号と思うので、私たちの本能はアーキテクチャにエイリアスを置くことです。しかし、このような状況では、DUTは未だに詳述されていないため、許可されていない。

あなたはプロセスにそれを置くことが許されるかもしれません - 私は言語がこれを可能にするかどうかを調べるためにいくつかの調査をしなければならないでしょう。私の懸念は、プロセスはシグナル宣言を許可しないということです。プロセス内のシグナルに別名を付けることはできないと確信しています。

一般的に、私はこのようなものを使用しているときに、テストケースを作成し、テストベンチによってインスタンス化されたコンポーネントのアーキテクチャ宣言領域に置きます。精緻化問題の問題を避けるために、まずテストベンチでDUTをインスタンス化し、通常はテストケースを最後に生成するコンポーネント（途中でトランザクションベースのモデルを使用）を作成します.HDDLは、インスタンス化された順番でデザインを精緻化します。