synthesis

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    イベントトリガーはVerilogで合成可能ですか？

    私のコード（ - >）でイベントトリガを使用しようとしています。これは合成されますか？ always @(posedge clk) begin count <= count + 1; -> x; end always @(x) flag = 1; これは単なるサンプルコードです。私がしたいのは、私が旗を高くしたいという事件がこれまでにあった時でした。そうでなければ、それは低く保つべき
    verilog hdl synthesis 2016-11-04

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    合成出力をオンラインで確認しますか？

    オンラインで入手できるツール/アプリケーションはありますか？RTLの合成出力を確認するのに役立ちますか？ 例：私はいくつかのRTLコードを書かれた（Verilogで）と をチェックする必要があります - >それは合成可能なされているかどうか？ - >ネットリストRTLが生成されました。
    verilog synthesis vlsi 2016-11-15

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    casezは合成中にzを高インピーダンスとして割り当てられていると考えていますか？

    私はR3000 MIPSプロセッサを設計しています。命令デコーダでは、命令ADI、ANDIのような命令の場合、ビット6：0をzとして提供するようなcasezを与えたいと考えています。私はちょうどここで知りたいのですが（opcode、func）ケースがzのときに高インピーダンスのオープン接続に合成されますか？ module Instr_decoder ( input logic [31:0]
    verilog system-verilog synthesis 2016-10-05

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    合成の際に次のようなコーディングスタイルが違いますか？

    私は私のプロジェクトでモジュールを実装しようとしていますが、私はしばらくの間安定しているため、以下のように実装されています。両方ともシミュレーションで同じ結果を示しています。ツールは同じハードウェアまたは異なるものを生成しますか？ always @(posedge clk) begin if(en) count <= count + 1; else begin a
    verilog xilinx synthesis 2016-11-24

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    assign文はどのように合成されますか？

    私はこれらの線が何に合成されるのか知りたいですか？私は、直接マップされたキャッシュを設計しており、割り当てを使用してインデックス、オフセット、タグのビットを分けています。デマルチプレクサに合成されますか？ assign文がどのように合成されるかを知りたいので、コード全体については言及しませんでした。 8085プログラミングでは、私はそれが混乱だったので、「アドレス分離」などの用語を読んでいた。唯一
    verilog system-verilog synthesis 2016-10-21

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    vivadoのプロジェクトモードとプロジェクトモード以外の主な違いは何ですか？

    合成が完了したら、.bitファイルと一緒に.fw、.mcs、.prmのような多くのファイルを取得していますが、.bitファイル以外のファイルをFPGAにダンプすることはできますか？どちらがより有利なプロジェクトモードか非プロジェクトモードですか？コーディングはVerilogで行われます。
    verilog xilinx synthesis vivado 2016-10-27

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    常時ブロック内に3項演算子を使用できますか？ MOD（％）演算子は合成可能ですか？

    私は常にブロックの中で三項演算子を使用しようとしています、それは合成可能です。そして、MOD（％）演算子はVerilogで合成可能ですか？なぜなら私はコードをシミュレートしているときに、結果が正しいと思われ、ハードウェアで実装されたときにその動作が変わってしまうからです。私は、分割演算子が2の累乗でない限り、その除算演算子も合成できない場所をいくつか研究しました。それは本当ですか？ 私はコードを合
    verilog hdl synthesis vivado 2016-10-27

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    私はQuartus-II（modelsim）でデザインを作成しましたが、ボードに渡したいと思います（私はオリエンテーションをリクエストします）。

    あなたのオリエンテーションをもう一度お願いします。 Iが正常VerilogのトラフのQuartus-IIとはModelSimの回路を設計した 、 詳細： は、基本的には順番に（FSMを使用してバイナリ固定小数点演算に基づいて（ちょっと複雑な）演算回路ですより少ないハードウェアを生成するために、私はそれにアクセスのために1つのモジュールを除算に、1つは乗算のために、おそらくこれは領域を節約すべきです
    verilog fpga synthesis quartus 2016-10-27

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    ASIC/FPGAデザインで合成可能なルックアップテーブル分割？何か意味がありますか？

    単純な32ビット2進数の除算演算を含む効率的なFPGAプロジェクト（ASIC設計に向かう）を作る方法を研究していました。 私は、それを行う最も迅速な方法は、複雑な分割論理を生成するよりも、LUT（ルックアップテーブル）を使用していることを発見しました。しかし、ASICについて考えてみると、内部にデジタルロジックを備えた物理的なマイクロチップがあると想像しても、テーブル全体を内部に置いて部門を作るこ
    fpga division synthesis asic 2016-11-10

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    ホールド違反のための最短経路のタイミング解析

    マルチプレクサが考慮される場合、タイミング解析をどのように考慮するべきか説明してください。タイミングを考慮すると、通常は2つのフリップフロップの間にあり、図のようにマルチプレクサではMuxセレクトピンを考慮する必要がありますか？ 私の理解では、それは選択ピンであるため、タイミング解析のパスとして使用することはできません。私が間違っていれば私を修正してください。 There is a circuit
    verilog synthesis rtl cadence 2016-11-14
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