synthesis

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    set_false_pathとの違いは何ですか？ set_clock_group？

    Designコンパイラの制約について質問があります。 特に、set_false_pathとset_clock_group。 Iが知っているように、 set_false_path （A）set_false_path -from [get_clocks CLKA] -to [get_clocks CLKB]。 これは片方向の方向を考えていると思います。 （B）set_false_path -from
    synthesis 2017-03-06

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    Verilog generateループ反復子の幅の不一致

    私はgenerateループを使用して、パラメータ化可能な数のモジュールをインスタンス化しています。ループ反復に基づいてモジュールの入力の一部を割り当てたいと思います。残念ながら、デザインコンパイラがポート幅が一致していないためにエラーがあると言う合成に関する問題が発生しています。ここで私は何をしようとしているのです： genvar k; generate for(k = 0; k <
    verilog system-verilog synthesis 2017-03-13

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    Verilogの構造ネットリストとして定義された回路から回路の一部を書き出す

    私はVerilogで40,000ゲートと5000個のフリップフロップを持つゲートレベルの構造的ネットリストを持っています。これは内部にサブ回路を持たない平坦なネットリストです。私はいくつかのフリップフロップとロジックゲートを削除することにより、この大きなネットリストから別のネットリストを抽出したいと考えています。エクスポートされたネットリストは、Verilogでもなければなりません。私は既存のツー
    verilog synthesis flip-flop netlist 2017-01-27

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    ビバード合成：複雑な代入はサポートされていません

    私は、vhdlにブース修正乗数を実装しました。私はVivadoと合成する必要がありますが、このエラーのためには不可能です： "複雑な割り当てはサポートされていません"。 これは、エラーの原因となるシフターコードです： entity shift_register is generic ( N : integer := 6; M : integer := 6 ); port ( en_s
    vhdl variable-assignment synthesis vivado 2017-02-01

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    合成グローバルインスタンスカウント

    これに関連する質問は見つかりませんでしたが、何を検索するのか分からない可能性があります。合成ツールを使用する場合（特定のツールが必要な場合はSynplifyと言いますが、ツール間で機能する標準準拠のバージョンがあれば最適です）、モジュールのインスタンス数を追跡し、合成ガイド？私はそうは思わないが、私はこのようなものに対して多くのユースケースを見ることができる。私が意味することのいくつかの例を挙げて
    vhdl verilog hdl synthesis 2017-02-01

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    ISEによる全加算器の合成

    2つの半加算器とORゲートを使用する単純な全加算器を作成しました。 VHDLコードは library ieee; use ieee.std_logic_1164.all; entity ha is port(x: in std_logic; y: in std_logic; s: out std_logic; c: out std_logic);
    vhdl synthesis xilinx-ise 2017-03-24

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    合成SVのintefaceを参照解除ポート

    Iは smb_if #(.ADDR_SZ(8), .SLAVE_NUM(8)) i_smbif(); Iを以下のように私のトップモジュールで宣言され interface smb_if #( parameter shortint ADDR_SZ = 8, parameter shortint DATA_SZ = 8, parameter shortint SLAVE_
    interface system verilog synthesis 2016-12-15

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    ハンドレイアウトカスタム回路を新しい標準セルとして追加し、それをVerilogで参照するにはどうすればいいですか？

    私たちの実装の中心にはクリティカルな回路があります。これは設計全体のスピードリミッタです。それはわずか数十のゲートで構成されています。この機能のためのカスタムトランジスタレベル回路を手作業で実装し、手作業でレイアウトし、GDSIIを生成しました。これをVerilogコードに配線します。 質問：このカスタム回路をVerilogコードとどのように統合するのですか？ この質問のnaiveteを許してくだ
    verilog synthesis circuit 2016-12-19

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    合成ネットリスト内の余分なバッファ/インバータ

    これはCombinatorial synthesis: Better technology mapping resultsの別のフォローアップの質問です。 これは私のYosys TCL制御スクリプトです： yosys -import set libfile osu018_stdcells.lib read_liberty -lib $libfile read_verilog test.v
    verilog synthesis yosys 2017-03-29

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    なぜこのMUXはconstですか？入力は最適化されていませんか？

    これはCombinatorial synthesis: Better technology mapping resultsへのフォローアップの質問です。 私は、以下の合成スクリプトでYosys（バージョン0.5+ (git sha1 f13e387, gcc 5.3.1-8ubuntu2 -O2 -fstack-protector-strong -fPIC -Os)）を使用しています： modul
    optimization verilog synthesis constant-expression yosys 2017-02-15
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