ハンドレイアウトカスタム回路を新しい標準セルとして追加し、それをVerilogで参照するにはどうすればいいですか？

Question

私たちの実装の中心にはクリティカルな回路があります。これは設計全体のスピードリミッタです。それはわずか数十のゲートで構成されています。この機能のためのカスタムトランジスタレベル回路を手作業で実装し、手作業でレイアウトし、GDSIIを生成しました。これをVerilogコードに配線します。

質問：このカスタム回路をVerilogコードとどのように統合するのですか？

この質問のnaiveteを許してください。私は、要求される詳細のレベルがたくさんあることを知っています。チームには回路とレイアウトの専門知識がありますが、誰もVerilogシミュレータや配置配線ツールでカスタムレイアウトを統合したことはありません。私たちは、これを達成するための文書を探すためにどこから探し始めるべきかを本当に知りません。

私たちはレイアウトのGDSIIを持ち、パラメータを抽出してその動作をシミュレートしました。

ここで、このエンティティがVerilogコードで呼び出された場所と経路がGDSIIの代わりになり、シミュレータがその動作を代用するように、カスタムVerilogエンティティを定義するにはどうすればよいですか？

具体的には、GDSIIをカスタムVerilogエンティティにどのように接続すれば、場所とルートがGDSIIファイルを認識し、GDSIIを正しい方法で接続することができますか？ GDSII内の信号をどのように指定し、カスタムVerilogエンティティの信号にマップすると、場所とルートがVerilogワイヤのGDSIIを手のレイアウトの適切なGDSIIポートに接続するのですか？

どのようにビヘイビアを指定し、シミュレータに認識させるのですか？その動作を含む特別なファイルはありますか？ビヘイビアの仕様にはどのような形式がありますか？それは真理値表ですか？

これは高度な質問であり、これを完全に綴るためには少しの作業が必要になるかもしれません。我々は本当にどこを見るか、何をすべきかのヒントを本当に感謝しています。

あなたの多くは、私たちが愚かであると信じている可能性があり、カスタムレイアウトを行うことを間違えないようにしたいと考えています。有難うございます。私たちはリスクアセスメントを行い、この場合の報酬はそれに値すると考えています。統合を達成するための具体的な事柄については、あなたの助けが必要です。

は

ショーン

Answer 1

、あなたもVLSI業界で解決&を定義しているを参照している問題をいただき、ありがとうございます。これを解決する正しい方法は、ハードマクロ（カスタム実装としてレイアウトされた回路はハードマクロと呼ばれます）とタイミングモデル（.libビューでキャプチャされます）のシミュレーション目的のための動作モデル（VerilogまたはSystem Verilog） &合成およびPnR目的の物理ビュー（.lefビューでキャプチャ）。

シミュレーションツールを使用すると、シミュレーション目的でモデルを使用してデザインの正確性を検証できます。しかし、モデルの精度はカスタム回路がどのようにモデル化されているかを見るだけで確認できます。カスタム回路がシンプルな場合、モデリングは簡単な作業です。それがアナログ回路（フィルタのような）であれば、モデリングが難しくなる可能性があります。この回路を検証する最良の方法は、業界標準のツールでサポートされている混合信号シミュレーション（Verilog RTL + Analog Spice）を行うことです。

ドットライブラリモデルは、カスタム回路のタイミング要件を理解するための合成ツールとPnRツールで使用されます。点線のビューにはカスタム回路のジオメトリ情報があります。標準デジタル回路のPnRが完了すると、これらのツールを使用して、今まで使用していた.lib & .lefビューを置き換えるカスタムGDSをインポートすることができます。これにより、両方のGDSがマージされます。

これが役に立ちます。

-Sanket。