私はVerilogで40,000ゲートと5000個のフリップフロップを持つゲートレベルの構造的ネットリストを持っています。これは内部にサブ回路を持たない平坦なネットリストです。私はいくつかのフリップフロップとロジックゲートを削除することにより、この大きなネットリストから別のネットリストを抽出したいと考えています。エクスポートされたネットリストは、Verilogでもなければなりません。私は既存のツールがそれを行うことができるかどうかを知りたい。Verilogの構造ネットリストとして定義された回路から回路の一部を書き出す
Design Compiler（Synopsys製）またはRTLコンパイラ（Cadence製）のような合成ツールを使用してネットリストをインポートしたり、ゲートを削除したり（tclスクリプトから）、変更されたネットリストを書き出すことができます。
この目的に使用できる他のツールもたくさんあると思いますので、これらのツールの利用可能性や使用方法を知っているツールのプリファレンスにも依存します。
デザインコンパイラでネットリストをインポートすると、フリップフロップまたはゲートを削除することができます。ここに簡単な例があります。
remove_cell {U1/reg1}
次のコマンドは、ネットリスト内のセルの検索に役立ちます。
get_cells "U1/reg*"
ありがとうございました。 Design Compilerコマンドを使用して私が望んだものを達成できました。 – user2823269