vivado-hls

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    私はZedboard Zynq評価ボードで、FPGAを使って画像処理プロジェクトを行っています。私はHLSを使用して画像処理ブロックを作成し、入力と出力の両方を持つIPを幅8のAXI4ストリームとして作成しました。 私のPCでJPEG画像を読み取ってAXI4ストリームとしてこのIPブロックに送ります、それを私のPC画面に表示するために出力しますか? これを達成する既存のIPはありますか? P.S.

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    現在、私はKintex 7とmicroblazeで擬似ランダムビットシーケンス関数を扱っています。私はHLSでPRBSを実行し、HLS IPを作成した後、HLS IPとvivadoを統合し、ビットストリームを生成してSDKにエクスポートしました。 実際には、0と1のようなPseudo_randomビットシーケンスをHLS IP経由でXSDKに返す必要があります。 しかしSDKでは、ランダムビットの

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    全体的な検索はスタックオーバーフローで行われます。私がヒントだ:memcpyの for (int i=0; i < N; ++i) memcpy(buffer + i * byte_sequence_length, byte_sequence, byte_sequence_length); を使用してバイナリデータの場合をしかし、コードが動作していなくても、かかわらず、

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    1つの入力イメージと1つの出力イメージを持つ画像処理用のシステムジェネレータに、サンプルデザインがあります。 私はAXIストリームインターフェイスを介してデータを送信し、IPコアとしてVivado IPインテグレータにエクスポートし、SDKのDMAとソフトウェアを使用してさらにデザインを開発したいと考えています。 まず、私の設計でAXIストリームインターフェイスを使用することは可能ですか?はいの場

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    私は、FPGAのC++で通常の帯域幅のカーネルを作成しています。これはホストメモリから何かを読み込み、ホストの別の場所に書き戻します。 私はstructsを使用しています。その要素の1つは、入力バッファと出力バッファのアドレスです。高水準合成ツールは、次のコードの最後の行にエラーを与えています。 struct addr_struct { ap_uint<64> address;

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    Zyboボードの組み込みLinuxで動作する画像/ビデオ処理システムで動作するように、Vivado HLSにカスタムIPコアを構築しています。コアはvia/AXIストリームで画像/ビデオデータを取り込み、処理タスク(Sobelなど)を実行してから、別のAXIストリームに出力します。しかし、私はZyboのオンボードスイッチを使ってどの処理タスクを実行するかを決定したい(デフォルトはパススルー)。 G

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    レイテンシを33000サイクル、開始インターバルを8としたSDAccelのデザインがあります。これはどういう意味ですか? 出力が33000サイクル後に準備完了であることを意味しますか?実際に出力に要した時間(プロファイルサマリーレポート)を確認したところ、319ミリ秒でした。 (クロックは5ns)

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    私はC/C++コードを「任意の精度タイプ」で実行する必要があるXILINX VIVADO HLSで作業しています。だから、私はUG902ザイリンクスガイドブックの "任意精度タイプ"のトピックを読みました。しかし、私はそのトピックについてはっきりしていません。私はどのように "変数の合計幅"を初期化するのか分からない。誰も私の例を説明することはできますか? int#W, uint#W 数値#

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    これは私のmex機能です。開いている配列[]のため、mxArrayでバグが見つかりました。これに対抗する解決策はありますか? コードのみを添付しましたが、繰り返しの問題はmxArrayとextern boolにあります。 コード: /* * @(#)mex.h generated by: makeheader Mon Sep 4 03:57:16 2000 * * built from: