vivado

0熱

1答えて

vivadoでled activeを低くする方法

このプログラムは、7セグメントLEDが有限の状態マシンで、5にカウントされます。アクティブハイの代わりにアクティブローを使用する必要がありますが、これを行う方法はわかりません。また、テストベンチも含まれています。私はそれが時計のためのalwaysステートメントを使用する方が良いだろうが、後でそれを処理することができます知っている。 `timescale 1ns/1ps //inputs, ou

verilog xilinx vivado 2017-03-16

---

2熱

1答えて

VHDL 10ビットシフトレジスタ

10ビットシフトレジスタを作成しようとしています。しかし、私はエラーを取得し続ける [DRC 23-20]規則違反（NSTD-1）未指定のI/O規格 - 2 15のうち、論理ポートはI/O規格（IOSTANDARD）値 'DEFAULT' を使用し、ユーザーに特定の値が割り当てられているのではありません。これは、I/O競合や、ボードの電源や接続性に影響を与え、性能、信号の完全性に影響を与えたり、極

vhdl xilinx vivado 2017-03-23

---

1熱

1答えて

出力は同じ値のままです

私のPRNジェネレータは動作していません。私は線形フィードバックシフトレジスタでそれをやりたい シミュレーションとコンパイルは問題なく動作しますが、出力が間違っています（lfsr_out = '0'）、変更されません。 コード： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ie

vhdl fpga state-machines vivado 2017-04-09

---

0熱

1答えて

vivadoでプロジェクトを開く

私はGitにあるリポジトリで作業する必要があります.vivadoでリポジトリ内のプロジェクトを操作する方法を知りたいのですが？私はそれを見つけ、コマンドターミナルで ".tcl"ファイルに対処する必要があることを知ったが、私の "サンプルプロジェクト"フォルダには複数の ".tcl"ファイルがあるので、それらをすべて追加する必要があるかどうか混乱した。 ありがとう

tcl xilinx vivado 2017-04-11

---

0熱

1答えて

Verilogでの算術演算（符号拡張）

（編集）私はVerilog算術プロジェクトで作業していますが、これは問題であると仮定して符号拡張部に固執しました。私は4ビット入力A、Bを持っていて、8ビット出力を持っているはずです。いくつかのプロセス（合計、サブ...）私は8ビット出力を作るために符号拡張を使用する必要があります。演算の本体のために、私はこのコードを持っています。これはコードの半分です。それだけで長いですcuzを私は.. mod

math verilog shift vivado sign-extension 2017-04-14

---

0熱

1答えて

Vivado HLS_Cコード

データ通信用のCコードプログラムを作成して実行しようとしています。誰でもHLSのためのプログラムを書いて私を助けることができますか？ PRINTFとSCANFのような通常のCコードで試してみましたが、コンパイルエラーが表示されています。

hls vivado 2017-03-15

---

1熱

1答えて

コンピュータとBASYS 3 FPGA間のUART通信

Windows 10コンピュータからBASYS 3ボード（ARTIX7 FPGA）にデータを送信する必要があるプロジェクトがあります。私はそうするためにUARTを使います。送信するデータはPuTTYシリアルコンソールに入力されます。 テスト目的で、私はボード上の8個のLEDを使用して受信データを表示することに決めました。 私はVivado 2016.4を使用しています。 私が抱えている問題は、私が

vhdl putty xilinx uart vivado 2017-03-15

---

-2熱

2答えて

VHDLパッケージがコンパイルされていません

私はVHDLを初めて使用しており、私はVIvado 2017.1を使用しています。 私は、複数のモデルに含めるために定数やその他の列挙型を定義するためにパッケージを使用しようとしています。今のところ、私のモデルではパッケージを使用できません。私は、問題のパッケージがxil_defaultlibフォルダ内にあるしかし Error: Cannot find <PACKAGE NAME> in libr

package vhdl xilinx vivado 2017-05-09

---