vhdl

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    AXI4遅延取引

    私はアドバイスを探しています。私は現在、AXI4スレーブ入力とAXI4マスター出力を持つVHDLに統合されたカスタムIPを持っており、現在は信号が直接結びついています。 私は、AXI信号にカスタマイズ可能なレイテンシを追加したいので、お互いに接続するのではなく、IPを通じて特定の時間遅延させることができます。 私の質問は、 AxVALIDとAxREADY（たぶんRVALID/RREADYとWVAL
    vhdl hdl vlsi axi4 2017-07-07

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    VHDLでのヒストグラム計算

    VHDLで画像ヒストグラムを計算しようとしています。私は強度値が24ビットで、強度レベルが大きすぎるので、ビン（1920 max）を作成する必要があります。 入力ピクセルごとの強度値とビン値の決定に問題がありますので、ビン値をアドレスとして使用してBRAMのカウントを更新することができます。 シミュレーションしながら、私はエラーを取得する：私に教えてくださいビンを計算する別の方法がある場合は反復制
    vhdl 2017-07-12

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    gtkwaveのVCDファイルをコマンドラインからリロードする

    gtkwaveでiverilogで生成されたVCDファイルを使用しています。 GUIにボタンがありますが、コマンドラインからWaveウィンドウをリロードしたいと思います。それについてどうすればいいのですか？
    vhdl verilog iverilog gtkwave 2017-07-12

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    VHDL（Spartan 3）の2つの7セグメントディスプレイに異なる数字を表示

    デコードに関する課題があります。 4入力スイッチ（バイナリコンビネーション）を表示し、対応するスイッチの組み合わせを4-LEDおよび10進数の値を1 7セグメントに表示します。これらのバイナリの組み合わせをグレイコード（4ビットも）に変換し、対応する4-LEDと10進値を1 7セグメントに表示します。 私は既にKマッピングのための解決策を持っていますが、私の主な問題は、両方のセグメントに異なる番号
    vhdl xilinx-ise spartan 2017-07-12

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    vhdlリレーショナルオペレーション

    私は助けが必要です。私は+2048と-2048の間で自分の値をクリップしようとしていますが、これはstd_logic_vector（ "111111111111100000000000000000000000"と "000000000000100000000000000000000000"）にあります。 --Saturate the output to -2048 to +2048 satur
    vhdl 2017-07-17

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    VHDLでの整数問題の追加Spartan 3

    整数信号を追加して、それをセグメント上でデコードしようとするときに問題があります。ところで、私たちのプロジェクトは、1つのスイッチがクリックされたときにインクリメントされた値を表示しようとしています。 3つのスイッチ（swA、swB、swC）があります。 switchAをクリックすると最初は3つのセグメントすべてが0,0,0 です。表示されるのは= 1,0,0 です。 switchCをクリックする
    vhdl fpga spartan 2017-07-18

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    位置または別名

    の範囲は、私がSTD_LOGIC_VECTORのビットAA単一ビットまたは多数の別名を持っていると仮定しなさい： signal CR : std_logic_vector(7 downto 0); alias CR_ARM : std_logic is CR(0); alias CR_PS : std_logic_vector(3 downto 0) is CR(7 downto 4);
    vhdl 2017-07-27

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    HPSから浮動小数点数をFPGAに送信する方法は？

    私はアルテラDE0 nano SoC FPGAを使用しています。私は、HPSからFPGAに浮動小数点数を送る方法を知りたい。 float ex_hps = 6000.9282;をAvalonメモリマッピングインターフェイス経由で送信させます。 Avalon_write_data addressに32ビットのデータ長（Qsysから設定可能）がある場合、FPGA側でこの数値は32ビットのstd_log
    floating-point vhdl fixed-point altera soc 2017-07-28

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    vivdはvhdlの問題を制限します

    私はvivadoの使い方が新しいです。私は、FSMのポスト合成タイミングシミュレーションに問題があります。シミュレーションは、どのようにアスペクト化されていない（ビヘイビアシミュレーションとポスト合成機能シミュレーションが機能しない）。 おそらく、制約にはいくつかの問題があります（制約ウィザードを使用して作成します）。 クロック周波数= 200Hz。 library IEEE; use IEEE
    vhdl vivado 2017-07-29

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    これは合成できないのはなぜですか？

    私はソフトウェアエンジニア（JAVA/C++）で電気工学者ではないので、VHDLが完全に混乱していると想像することができます。シンセサイザーは舞台裏でやろうとしています。そして、それは私が非常に単純なアーキテクチャであると信じるものを合成することができないと私に伝えています。 （実際には、それは私が、私はいくつかの基本的な概念を誤解し、複数の場所で建築ミスを繰り返してい疑われているいくつかのエンテ
    events process vhdl clock synthesis 2017-07-29
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