位置または別名

Question

の範囲は、私がSTD_LOGIC_VECTORのビットAA単一ビットまたは多数の別名を持っていると仮定しなさい：

signal CR : std_logic_vector(7 downto 0); 
alias CR_ARM : std_logic is CR(0); 
alias CR_PS : std_logic_vector(3 downto 0) is CR(7 downto 4); 

にはどうすればこのようなエイリアスの範囲や位置をアクセスすることができます：

singal tmp : std_logic_vector(7 downto 0); -- output bus vector 
tmp(CR_ARM'range) <= CR_ARM; -- does not compile 

Answer 1

範囲は配列型に対してのみ定義されています。 VHDL-2017がスカラー型の範囲を追加しても、エイリアスが作成されたビットを知りたいので、問題は解決しません。

エイリアスはVHDLで透過的です。エイリアスについて反映するメカニズムはありません。予想通り

signal CR : std_logic_vector(7 downto 0); 
alias CR_ARM : std_logic_vector is CR(0 downto 0); 

signal tmp : std_logic_vector(7 downto 0); -- output bus vector 

-- now a slice name works 
tmp(CR_ARM'range) <= CR_ARM; 

あなたの第二の例は動作しません。

あなたはとても素敵に見えないこの回避策を使用することができます。同じ範囲の制約でエイリアスを宣言する必要があります。それ以外の場合は、CR_PS'rangeを使用するときに他のビットを割り当てます。