VHDLブロック図を描画するためのプログラムですか？

Question

VHDLファイルのコレクションを解析してブロックダイアグラムを作成できる無料のプログラムはありますか？

編集 私はjavadocは、一連のドキュメントを解析した後、クラス図を構築する方法と同じように階層のドキュメントと一緒に行くためにブロック図のイメージを構築するプログラムのためにもっと探していますクラス。

Answer 1

とにかくオープンソースのものは何もありません。しばらくして、私はVerilogのデザインのためにsimliarを探しました。成功しませんでした。

Answer 2

アルテラのQuartusは、VHDLをコンパイルし、VHDL信号を表すトップレベルのスケマティック・ブロックを提供します。ザイリンクスISEでの同上オープンソースのソフトウェアではありませんが、ダウンロードして使用することは自由です。

Answer 3

Mentor's HDL designerはこの目的のためですが、無料ではありませんが、おそらく割引された学生版を入手できます。

thetrusは、RTLビューアも持っていると述べていますが、それによって生成されるダイアグラムの品質はかなり悪いです。実際にはそれらをドキュメント化することはできません。合成バグの捕捉に最も便利です。

Answer 4

Synplify ProとSynplify PremierにはRTLビューアがあり、私が見てきたプログラムの中で私が推奨するプログラムです。ザイリンクスISE、アルテラのQuartus、メンターのHDLデザイナでRTLビューアを見たことがあります。