shift-register

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エンティティがコンポーネントポートと一致しない

Dフリップフロップとマルチプレクサで作られたシフタ用のVHDLコードが書かれています。しかし、私はテストベンチで作業しているので、私はいくつかのエラーに遭遇しています。 VHDLコードは次のとおりです。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MUX41 IS PORT (i3, i2, i1, i0 : IN BIT; s: I

entity vhdl shift-register 2017-04-06

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VHDLのシフトレジスタの構造設計

私はvhdlにシフトレジスタの構造設計を行いました。 WriteShiftが1のときシフトを得て、それが0のときシフトレジスタは価格をロードする。テストベンチでwriteshiftを1に設定すると、ロードは完全に機能しますが、シミュレーションでは00000になります。 私のコードは次のようである： entity ShiftRegis is Port (Din : in STD_LOGIC

vhdl simulation shift-register 2016-05-06

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NodeMCU SPIモジュールが速すぎる

私はNodeMCU上でSPIモジュールを本当に使いたいと思っています。 SPIは私のコードをきれいに保ち、私のGPIOピンのいくつかを解放します。私は74HC595が遅すぎるとデータを送信していると感じています。それは少しのために働いていて、その後停止しました。 私はロジックアナライザを接続してデータを送信しているときに、ビットがほぼ6 ns（これは素晴らしい）でラインを飛んでいたことがわかりまし

spi esp8266 nodemcu shift-register 2016-03-25

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LabView - ケース構造にシフトレジスタを使用するには？

シフトレジスタを使用してケースからケース（ケース構造）にデータを渡すことはできますか？ シフトレジスタをwhileループに追加しました。whileループ内にケース構造があります。シフトレジスタにデータを保存して2番目のケースに移したいのですが、どうすればいいですか？

while-loop labview shift-register 2017-01-29

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シフトレジスタ用のVerilog

次のVerilogシフトレジスタコードのヘルプを探しますか？次のコードが私に与えられました。私の仕事はそれを回路図形式に変換することです。 module shift_register( output reg [9:0] out_q, input clk, input reset, input test, input in_cg, input

verilog shift-register 2016-12-22

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