vhdl

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    VHDLステートS0は、想定されていないときにアクティブなのはなぜですか？

    私はこのコードに問題があります。状態S0は、想定されていなくても、常にアクティブであるようです。この状態の出力は反転しているように見えます（無効にする必要がある場合はアクティブです）。何か案は？最下部のシミュレーションを印刷します。おかげ library IEEE; use IEEE.STD_LOGIC_1164.all; entity ControlUnit is port(cl
    vhdl fpga altera quartus digital-logic 2016-05-19

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    信号に変数と変数への信号を割り当てる

    私はVHDLを初めて使用しています。多くのチュートリアルを読み終えたら、私は足を濡らしています。ここでは、私が困っているコード例です。 trade_cellエンティティは、絶対値を取得した後に変数abs_nに割り当てられた符号付きの信号nを受け取ります。その結果は、出力のための信号量に割り当てられる。 これをシミュレートするたびに、量はXに設定されます。 ここでは何が欠けていますか？優しいに関して
    vhdl 2016-05-20

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    VHDL：2つのボタンを持つアップ/ダウンカウンタ

    4ビットアップ/ダウンモジュロ10カウンタを作成しようとしています。 Button1 - カウントアップ、Button2 - カウントダウン。私はrising_edgeコマンドを使用してそれをしようとしているが、私はボタンで押されたと定義することはできません2つの信号。ですから、プログラムの次のバージョンではif文を使ってボタンを検出したいと思います。 library IEEE; use IEE
    vhdl counter quartus 2016-05-21

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    ベンチにVHDL 24時間クロックをテストするにはどうしたらいいですか？

    VHDLをテストするときに少し問題があります。 私は、コードを実行するためにFPGA Baysis 2を使用していますが、ハードウェア上ではうまく機能していますが、私のコードをシミュレートするためにIsimプログラムを使用すると、手紙U. 私はインターネットを見ていて解決策を見つけることができませんでした。 ここでは、私のコードの最後の部分（恐らく何かが間違っている部分）に続きます。これまでのコー
    vhdl fpga 2016-05-22

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    VHDL、FPGA、プッシュボタン付き7セグメントLED

    Quartus2V13.0SP1 DE1board VHDL 私は大学の学生です。 教授は、「CLOCKと「イベント」を使用しないでください。 昨日私は7セグメントLEDで逆オンオフを行っています。 今日この質問は多く編集されました。 以下のコードは正しい動作です。 そして、私は「イベント」なしでCode2でやりたいと思います。 --Code1 library IEEE; use ieee.s
    button vhdl fpga 2016-05-23

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    使い方条件が10クロックサイクルに1回「何か」を行う場合。 「何か」に1クロックサイクル以上かかる場合はどうなりますか？

    私は、（FPGA上で）16ビットのデジタル信号を読み込み、何らかの処理を行い、16ビットの処理済み信号を書き出すために使用されるいくつかのVHDLコードに取り組んでいます。現在のところ、10クロックサイクルごとに入力を読み込み、次のクロックサイクルで何らかの処理を行うように設定されています（現在は何もせず、入力を出力するだけです）。残りの8クロックサイクルでカウンタを増分します。 処理が完了するま
    vhdl 2016-05-24

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    Sphinxの実行中にソースファイルを前処理する方法は？

    私は自分のプロジェクト用のSphinxのドキュメントを作成しており、ソースファイル用のドキュメント文字列を抽出して最終的なドキュメントに埋め込んでいます。残念ながら、ソースファイルの言語（VHDL）はSphinxではサポートされていません。 VHDL用のSphinxドメインは存在しないようです。スフィンクスに フックが（各ソースファイルから最上位の複数行をテキストブロックを抽出 Pythonのコー
    python python-3.x vhdl python-sphinx read-the-docs 2016-05-24

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    VHDL 10ビットプログラムカウンタを1ずつインクリメント

    VHDLに変更されたMIPS命令セットを使用して32ビットCPUを作成しようとしています。私は現在、プログラムカウンタがジャンプ値に等しくなるようなジャンプ命令でない限り、次の命令に対して1だけインクリメントするようにプログラムカウンタを取得しようとしています。 entity PC is Port (PC_IN : in STD_LOGIC_VECTOR (9 downto 0); --New
    vhdl 2016-05-27

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    VHDL - エレガントにstd_logic_vectorの配列を初期化するには？

    私は古典的なHD44780のLCDにインターフェイスしようとしています。 私はディスプレイに表示したいデータを書き込むローカルRAMを実装しました。 私はこのようにラムを定義している： type ram_type is array (0 to (16*2)-1) of std_logic_vector(7 downto 0); signal lcd_mem : ram_type; 私はこの方
    memory vhdl 2016-05-28

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    VHDL 32ビットレジスタ位置に16ビットのみ書き込み

    現在、変更された32ビットMIPS CPUをVHDLで作成しています。私はこのコードを使用するために書かれた16の場所を持つ32ビット幅のレジスタバンクを持っています：register_content(to_integer(unsigned(write_address(3 downto 0)))) <= ALU_Result;ここで、register_contentは配列であり、書き込みアドレスは
    vhdl 2016-05-31
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