は、chachaという名前の暗号化コアからAXI4-Stream IPブロックを構築しようとしています。私のAXI4-StreamラッパーはVHDLにあり、チャチャコアはVerilogにあります。VerilogコアのAXI4-Stream（VHDL）を構築します。警告を解決できません
チャチャコアはセクレタスギブスを見つけることができます。
私はフォーラムで多くのことを見てきましたが、VHDLを使用しているように見えますが、このようなVerilogは問題ではありませんが、まだ動作させることはできません。
- は、入力と出力とAXI4-Streamのブロックを生成するために、Vivadoで「IPを作成し、パッケージ」ツールを使用します。
これは私がこれまで行っているものです。
- 必要なIPを含めるように編集します。
- 図1を参照して、合成とシミュレーションの両方でファイルグループを混在に変更してください。
- RSTとCLKに接続する1つのリセットと1つのクロックが追加されました。
これは、すべてのエラーを削除し、警告のほとんど。残っている警告は、このエラーの4つのケースだけです。
[IP_Flow 19-991]ファイルグループ 'VHDL合成'で合成できない、またはシミュレーション以外のファイル 'hdl/chacha_qr.v'が見つかりました。これをxitユーティリティファイルグループに追加することができます。
私はこれを無視して、とにかくMicroBlazeでブロックを使用して動作するかどうかを確認しました。残念ながら、Vivadoが実装を実行しているときに、BLACK BOXエラーが発生します。
[DRC 23-20]ルール違反（INBB-3）ブラックボックスインスタンス - 'design_1_i/axis_chacha_0/U0/chacha_inst'タイプ 'design_1_i/axis_chacha_0/U0/chacha_inst/chacha_core 'の内容は未定義であり、ブラックボックスとみなされます。このセルの内容は、opt_designが正常に完了するように定義する必要があります。
今私は、そこにいる誰かが私を解決するのを助けることができる、または少なくとも私が正しい方向に向いていることを願って、あなた方全員に向きます。
私は以下のプロジェクトのコードへのリンクを添付しました。私はチャチャコアへのすべての接続がまだ完了していないことを知っていますが、私はそこから警告が来たとは思わない。
https://[email protected]/rasmussont/chacha_axis.git
あなたの時間とアドバイスをいただき、ありがとうございます。
あなたは万が一のVerilogモジュールのVHDLコンポーネントを宣言することを忘れていましたか？ – damage
いいえコンポーネントを宣言しませんでしたが、今問題を回避する方法を見つけました。 私はまもなく自分の質問に答えを投稿します。 どうもありがとうございました！ – tore