連結演算子は、モジュールのインスタンスに

Question

MUX32_16x1 inst9(muxR, dontNeed, addSub, AddSub, mult, shift, shift, wireAnd, wireOr, wireNor, {31{0}, addSub[31]}, dontNeed, dontNeed, dontNeed, dontNeed, dontNeed, dontNeed, OPRN[3:0]); 

以上

を許可していませ16x1マルチプレクサの私のインスタンス化され、私はこの

を行うことによって、入力としてのみ最後のビットを残して最初の31ビットに0に一つのパラメータを設定しようとしていますモジュールのインスタンスに許可していない中括弧演算子は、プログラムがこのエラー

near ",": syntax error, unexpected ',', expecting '}'. 

を配っている理由

{31{0}, addSub[31]} 

私はよく分からないのですか？

申し訳ありませんが、私はあなたが繰り返し連結をやっているときのVerilogが

Answer 1

をプログラミングに非常に新しいよ、あなたは括弧の別のセットで囲む必要があり、そう{31{1'b0}}は31'd0と同じです。

試してみてください。

{{31{1'b0}}, addSub[31]} 

または：

{31'd0, addSub[31]}