quartus

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    有効になっている場合にのみ出力を持つVerilogコードを書く

    4つの空の4ビットレジスタを持つレジスタファイルを作成していて、クロックサイクルごとにレジスタに値がプッシュされ、 7セグメントデコーダ。レジスタが空の場合、ディスプレイは存在しないはずですが、値がレジスタにロードされると、ディスプレイが存在するはずです。私は7セグメントデコーダのVerilogコードを書こうとしましたが、En = 1の場合にのみ出力する必要があります。私の問題は、何も表示しない代
    verilog quartus seven-segment-display 2016-12-08

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    Quartus IIエラー（18994）：コンフィギュレーション・スキーム "passive serial"がデバイスに無効です

    quartus II v.17を使用してStratix 10デバイスにSystem Verilog RTLデザインを合成しようとしていますが、 。 情報（12627）：ピン〜ALTERA_MSEL0〜が位置AY8に予約されて 情報（12627）：ピン〜ALTERA_MSEL1〜の場所に予約されているAY13 情報（12627）：ピン〜のALTERA_MSEL2 〜が位置AR14に予約されて エラー
    quartus 2017-02-01

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    私はQuartus-II（modelsim）でデザインを作成しましたが、ボードに渡したいと思います（私はオリエンテーションをリクエストします）。

    あなたのオリエンテーションをもう一度お願いします。 Iが正常VerilogのトラフのQuartus-IIとはModelSimの回路を設計した 、 詳細： は、基本的には順番に（FSMを使用してバイナリ固定小数点演算に基づいて（ちょっと複雑な）演算回路ですより少ないハードウェアを生成するために、私はそれにアクセスのために1つのモジュールを除算に、1つは乗算のために、おそらくこれは領域を節約すべきです
    verilog fpga synthesis quartus 2016-10-27

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    Verilogの "always" definitonでの入力値の使い方

    Verilogで入力値を使用する際に問題が発生しました。 私が書く： module reg_vector (INPUT, ICLK, IENBL, NR, OUT); parameter k = 6; parameter n = 3; input [(8*k)-1:0] INPUT; input ICLK; input IENBL; input [n-1:0] NR; reg [n
    verilog quartus 2016-11-08

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    （システム）Verilog、特にquartusとSynopsysのツール固有の定義DC

    （システム）VerilogでおもちゃCPUを作成しています。また、ツール固有のIPを使用しているレジスタモジュールもあります。 Synopsys Design Compilerに関してDesignWareの 'DW_ram'アルテラのFPGAに関して 'Altera_sync_ram' Synopsys DCまたはQuartus Prime Proが自動的にパーサーに渡して、両方のツールで互換性の
    verilog system-verilog quartus 2016-12-29

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    最高と最速の方法私は次の宣言どおりSTD_LOGIC_VECTORを持っている場合、VHDLでVHDL

    で2 STD_LOGIC_VECTORを追加します私は次のエラー直面 for i in 0 to 7 loop RAM_RW <= '1'; wait until KEY_NUM'event; RAM_RW <= '0'; RAM_ADDR <= RAM_ADDR + "1"; end loop; を：以下 Error (10327): VH
    vhdl add quartus 2016-11-10

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    vhdlで算術論理ユニットを作る

    pic16f684のVHDLで算術論理ユニットを作る必要があります。 したがって、ALUの命令は、pic16f684のデータシートに記載されています。 私が作る必要がある命令は次のとおりです。 These are the instructions をSTD_LOGIC_VECTORが文字を持つことができないというエラー、かなりロジックである、これはこれまでのところ私のコードですが、私は得ますベクト
    vhdl quartus alu 2017-01-04

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    Quartusで複数のVerilogファイルを使用する方法

    私は、アルテラの（現在はインテルの）Quartus Prime開発用ソフトウェアとDE0_Nano Cyclone IV開発ボードを使ってVerilogを学んでいます。私はVerilogモジュールレベルで非常に優れていると思われるCharles Rothらの "Digital Systems Design Using Verilog"という本を持っています。私はオンラインのチュートリアルのいくつか
    verilog fpga quartus 2017-01-05

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    vhdlで波形の文字列を印刷することは可能ですか

    FSMの場合、クロックサイクルごとに現在の状態を出力したいとします。私はどうしたらいいのですか？私はどんなデータ型が必要でしょうか？
    vhdl quartus 2016-11-17

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    PCからFPGAへのデータ転送

    私はFPGAの単純な機能を持っていますが（加算器のようなものですが）、この加算器で入力を得るにはから（Quartus II） から2つの12ビット私は十分なスイッチがありません。 どのようにPCからの入力を取得し、FPGAに送信し、どのようにそれらをFPGAに入れますか？ （私はちょうどUSBブラスタケーブルを持っています）
    usb fpga altera quartus 2016-11-23
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