quartus II v.17を使用してStratix 10デバイスにSystem Verilog RTLデザインを合成しようとしていますが、 。Quartus IIエラー(18994):コンフィギュレーション・スキーム "passive serial"がデバイスに無効です
情報(12627):ピン〜ALTERA_MSEL0〜が位置AY8に予約されて
情報(12627):ピン〜ALTERA_MSEL1〜の場所に予約されているAY13
情報(12627):ピン〜のALTERA_MSEL2 〜が位置AR14に予約されて
エラー(18994):コンフィギュレーション手法「パッシブシリアル」はすべての私のデバイス
のために有効ではありませんVIRTUAL_PIN ONは、より大きなデザインのほんの一部であり、合成するかどうかを確認したいので、最上位のポートに割り当てられています。このエラーは、すべてのStratix 10デバイスで発生します。 MSELピンの位置はデバイスごとに異なります。
エラーの原因とは何ですか?どのように修正しますか? Quartus IIに "Passive Serial"を使わないように指示するにはどうしたらいいですか?
ありがとうございます。