Quartusで複数のVerilogファイルを使用する方法

Question

私は、アルテラの（現在はインテルの）Quartus Prime開発用ソフトウェアとDE0_Nano Cyclone IV開発ボードを使ってVerilogを学んでいます。私はVerilogモジュールレベルで非常に優れていると思われるCharles Rothらの "Digital Systems Design Using Verilog"という本を持っています。私はオンラインのチュートリアルのいくつかを見てきました。そして、私が行っている限り、Verilogファイルを使って作業しています。

私が紛失していて、何の指針も見つけられないのは、プロジェクトを複数の階層的なVerilogソースファイルに分割する方法です。私はQuartusプロジェクトの.bdfファイル（回路のように描かれたプロジェクトの最上位レベル）でインスタンス化された最上位モジュールを持つ階層のトップレベル・ファイルのみを必要とします。

誰でも任意のアイデアをこれを行う方法？私は単純にを含めての最上位レベルのVerilogファイルのファイル（ `includeディレクティブを介して）はそれを行う最良の方法ではないと推測します。 ジョン、

ヘルプは感謝（疑うんが、それがうまくいく）

Answer 1

まず、（HDLまたはBDF /回路図ファイルのいずれかとして）あなたのサブ回路を作成します。完了したら、それを保存し、サブ回路ファイルを開いた状態で、File->Create/Update->Create Symbol Files for Current Fileを選択します。

次に、最上位の回路図に移動し、シンボルツールをクリックします。プリミティブの標準リストに加えて、「プロジェクト」シンボルのグループが表示されます。そこに、あなたのサブ回路がトップレベルのモジュールに含まれるようなブロックがあるはずです。 ​​

Answer 2

プロジェクトにVerilogファイルを追加するだけです：プロジェクト - >プロジェクトのファイルの追加/削除...必要に応じてコンパイルされ、インスタンス化されます。