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includeのiverilog構文？

私はメインファイル（cpu.v）にVerilogファイル（alu.v）を含めることを試みています。両方のファイルは同じディレクトリにあります。 'include "alu.v" module cpu(); ... ... endmodule コンパイルしようとすると、次のエラーが発生します。 cpu.v:1 syntax error I give up 私は、どのようにincl

verilog hdl iverilog 2017-02-09

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Verilogがワイヤを宣言していない

ワイヤCと反対のワイヤを宣言しようとすると、このワイヤにnCを使用します。 module lab_4 (A,B,C,D,E,Y); output Y; input A; input B; input C; input D; input E; wire A; wire B; wire C; wire D; wire E; wire nA; wire nB; wire

verilog iverilog 2017-02-27

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シフトと加算の乗数のVerilogコード

良い一日の男、私はShift + And - Add乗算器を作成しました。なぜ私の出力が間違っているのか、いつも85で混乱しています。それはテストベンチで何かですか？途中で動作しています。 new1.v `define M ACC[0] module mult4X4 (Clk, St, Mplier, Mcand, Done, Result); input Clk,St; input [3

verilog iverilog 2016-10-02

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Verilogモジュールはaとbとaを計算できません

a + b、a-b、& bまたはaのいずれかを計算するVerilogモジュールを作成しています。 b。 問題は、a + bとa-bを計算することです。 ですが、& bとa |を計算することはできません。 bと何も返しません。 input [31:0] a, b; input [2:0] op; output [31:0] z; output ex; wire[31:0]a0,a1,a2,a

verilog iverilog 2016-03-20

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ALU用のVerilogモジュールが正しく動作しません

Verilog用のALUを書き留めようとしています。 私が経験したいくつかのエラーがあります。 まず第一に、ここに私のコードは次のとおりです。 module yAlu(z, ex, a, b, op); input [31:0] a, b; input [2:0] op; output [31:0] z, ztemp; output ex; wire[31:0]a0,a1,a2,a3,

verilog iverilog 2016-03-21

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Verilog VCSでコンパイラを正しくコンパイルするとプログラムが正しく出力されますが、コンパイラがIVLで別の出力を得るとき

本当に混乱します。 私はVerilogプログラミングを行い、VCSでコンパイルして実行しました。予想されるクロックサイクルで正しい値を与えています。 私はそれを実行するとivl32ですが、少し異なる値を与えています。 私は完全に混乱しています。 問題はどうなるでしょうか？

verilog system-verilog iverilog 2016-05-10

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（Verilog）変数をインデックスとして使用して配列要素にアクセスするにはどうすればよいですか？

皆さん。 私はインデックスとして入力を使用して配列から要素にアクセスしようとしていると私はこのエラーを取得しておいてください。 cache.v:27: error: array 'tagc' index must be a constant in this context. は、ここで私がやろうとしている方法は次のとおりです。 assign tagc[index] = tag; tagcは10

arrays reference verilog iverilog 2016-06-30

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Verilog Oracle、期待値が正しく動作しない

以下のソースコードの問題を修正しています。 私は期待値と実際に値を比較するoracleを作成しています。 私が計算しようとする期待値は変数 'e'です。 実際の値は変数 'z'です。 変数 'ok'は 'e === z'のとき '1'にする必要があります。しかし、それは 'ok'を '1'に設定していません。 ここはソースコードです。 module lab9; reg [31:0] d; re

verilog system-verilog iverilog 2016-03-27

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Verilogを使用して一般的なNxM符号付き配列乗数を作成するには？

私は以前8ビット×8ビットでしたが、それは一般的ではありませんでした。私はそれをNxMビットにするためにコードを調整する方法を理解できません。誰でも助けてくれますか？

verilog system-verilog iverilog 2016-04-01

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単純なVerilog forループのエラー

小さな練習をしているVerilogに慣れてきていますが、今では線形フィードバックシフトレジスタを実装しようとしています。 forループを使ってalwaysブロック内にflipflopチェーンをモデル化しようとしていますが、iverilogはエラーを受け取り続けますlfsrに「i」は不明です。 "i"は反復変数です。 lfsrは私のモジュールです。 always @(posedge clk or n

for-loop verilog iverilog 2017-01-30

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