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    AXI4Liteで読み書きする最小クロックサイクル数を教えてください

    AXI4Liteバスで簡単なアクセスを行うための最小クロックサイクル数を教えてください。 私はそれが4だと思いますが、わかりません。
    arm xilinx hdl bus amba 2017-05-03

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    ケース・センテンスを使用してVerilogのコードを短く書く方法

    Verilogの新機能ですが、まだ基本的な問題があります。次のコードはモジュールの一つであり、私が望むように動作しますが、それがより効率的で短く書かれているのか、どうすればいいのでしょうか。 ありがとうございます！ `timescale 1ns/1ps module COUNTER ( input A_i, input B_i, input ENABLE
    verilog fpga system-verilog hdl 2017-03-28

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    未知の幅のパラメータをどのように取得しますか？

    デザインには未知の幅のパラメータが必要です。 VHDLにはこのようなものがあります。 Generic (xyz : std_logic_vector); これはどのように行われますか？
    verilog hdl 2017-05-22

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    Verilogでノイズ+1、-1の三角信号

    私はしばらくの間苦労しており、簡単で便利な解決法は見つけられません。 Iは、16ビット の大きさに三角波信号をシミュレートし、値が1,0でそれにランダムノイズを追加したい-1。雑音のある信号は、元の雑音から1を超えて、雑音のある信号の前の値から決して変化しないことが重要である。 例えば、私はそのように値を希望： 元の信号：11111 22222 33333 44444 55555 ... ノイズ除
    verilog fpga system-verilog hdl 2017-04-05

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    実用的なHDL

    理論を検証するために構築する必要がある非常に大きなRL回路（O（1M））があります。私にとってはパンフレットのアプローチは不可能です。そこで私は、このような回路を作成するCADベースの手法を見つけるための調査を行った。かなりの量の情報がオンラインで入手できますが、使用可能なアナログHDLが私の目的にとって不可欠な以下の特性を持っているとわかりませんでした： 1-購入することは不可能であるか、 2-
    hdl microchip electronics chip 2017-04-05

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    fsmを使用してfrequecny dividerのラッチを避ける - Verilog

    VerilogとHDLを初めて使用しています。 クロッククロック（正と負）をカウントし、入力clkの最初の立ち上がりエッジからカウント機構を開始するN分周器 を実装したいと思います。 さらに、clk分周器は同期rst_nをサポートしなければなりません。 私はCNTレジスタに使用ラッチについての警告を取得し、アルテラのQuartusし、次のコードの合成後 module clk_divider_fsm
    verilog system-verilog hdl quartus 2017-06-07

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    Verilogでデータをインポート

    Verilogを使用してロジックアナライザで取り込んだデータをインポートしたいと思います。 準備したモジュールをテストできることをテストベンチにインポートするにはどうすればいいですか？ もう1つの質問は、ロジックアナライザ（バイナリ、CsvまたはVdcタイプ）からエクスポートする必要がある場合です。 ありがとうございました！
    verilog fpga system-verilog hdl 2017-04-20

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    in = 1、sel = 0のときにDMux.hdlが失敗する

    Nand2Tetrisコースに基づいてDMuxのhdlコードを書いています。 CHIP DMux { IN in, sel; OUT a, b; PARTS: And(a = sel, b = in, out = b); Not(in = sel, out = selNot); And(a = in, b = selNot, out = a); } 何らかの理由により、このコー
    debugging hdl hardware-programming nand2tetris 2017-04-24

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    Verilog TestBenchエラー

    こんにちは私はザイリンクスでVerilogプログラムを作成しており、テストベンチで作業することはできません。 module Lab3( input u, input clk, input clrn, output wire a,b,c,d,e,f,g ); wire dff3_combo; wire q_to_q;
    verilog xilinx hdl test-bench 2017-03-10
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