未知の幅のパラメータをどのように取得しますか？

Question

デザインには未知の幅のパラメータが必要です。
VHDLにはこのようなものがあります。

Generic (xyz : std_logic_vector); 

これはどのように行われますか？

Answer 1

Verilogパラメータは、割り当てられた値の幅を想定しています。

module foo(); 
parameter xyz = 1'b0; 
initial $display("%m %b",xyz); // display foo 0 by itself 
endmodule 
module top; 
foo #(3'b0) f1(); // will display top.f1 000 
foo #(4'b0) f1(); // will display top.f2 0000 
endmodule