hdl

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    yosysを使用して上位レベルのVerilogからゲートレベルのVerilogを作成する方法

    最初にC/C++言語で記述された関数からゲートレベルのVerilogを生成しようとしています。私のCの関数は、シンプルかつゲートである： _Bool and2gate(_Bool a, _Bool b) { return a && b; } バンブーパンダツール http://panda.dei.polimi.it/ を使用して、私は、この関数のVerilogの記述を生成するため
    c verilog hdl yosys 2016-11-01

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    イベントトリガーはVerilogで合成可能ですか？

    私のコード（ - >）でイベントトリガを使用しようとしています。これは合成されますか？ always @(posedge clk) begin count <= count + 1; -> x; end always @(x) flag = 1; これは単なるサンプルコードです。私がしたいのは、私が旗を高くしたいという事件がこれまでにあった時でした。そうでなければ、それは低く保つべき
    verilog hdl synthesis 2016-11-04

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    8ビット加算器が正しく動作しない

    私は8ビット加算器を使って8ビット加算器を構成するためにVerilogコードを書いています。その8ビット加算器は、それぞれ8ビットバスの入力を2つ追加する必要があります。ここでは、単一の全加算器のためのコードは次のとおりです。 module FullAdder( input a_, input b_, input cin_, output sout_, output cout_ );
    verilog hdl 2016-11-06

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    Chisel3の＆、 - ％、+＆、+％の演算子で '＆'と '％'はどういう意味ですか？

    私はofficial web pageで与えられたGCDの例でChisel3を学ぼうとしています。この例では、 - ％という名前の演算子を使用していますが、それはどういう意味ですか？ これはWiki で説明されていません。 Cheatsheetは、通常の減算記号「 - 」として「減算」を示します。 次に、単純減算 ' - 'とパーセント減算 ' - ％'の違いは何ですか？ [編集] [OK]を、私
    scala hdl chisel 2016-11-08

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    `defineマクロの範囲

    この質問はシステムのVerilogマクロに関するものです。 私はトップモジュール、サブモジュール、サブサブモジュールを持っています。サブモジュールでインスタンス化されたサブサブモジュールは、トップモジュールでインスタンス化されます。 私はサブモジュールにマクロ`define abcを定義する場合は、あなたのコンパイルコマンドで+define+...、defineマクロ意志を使用している場合を除き、
    verilog system-verilog hdl system-verilog-assertions 2016-11-08

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    Verilog、なぜこの不正なネットへの参照ですか？

    私はVerilogを初めて使っていますが、なぜ信号のnet（subcounter_of_counter）への不正な参照ですか？私はそれが事前に 感謝:) wire [n-1:0] subcounter_of_counter; reg [n-1:0] mask,free; always @(*) begin //command or id or mask or free or subcount
    verilog hdl digital digital-logic 2016-11-12

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    データパス（チゼル）のロジックをオフにするジェネリックタイプを使用

    私はデータパスに新しい機能とロジックを実装したZ-Scale RISCVプロセッサで作業しています。 if-loopsの束を使わずにコードの特定の部分を "パワーオフ"する簡単な方法が存在するかどうか疑問に思っていますか？ Zスケールプロセッサの標準実装と拡張実装の実装を簡単に切り替えることができます。 私が実装した新しいロジックは、データパスの主なコンポーネントを置き換えるのではなく、機能を拡張
    scala generic-programming hdl riscv chisel 2016-11-17

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    Verilogで定数の配列を宣言する

    最初に私は私の無知を謝罪したい、この質問はあなたの多くのために愚かかもしれない..しかし、私はHw devのドメインの初心者です 私はソフトウェアを回そうとしていますハードウェアアクセラレータへの機能... Cコードで 私たちはここに uint k[64] = { 0x428a2f98,0x71374491,0xb5c0fbcf,0xe9b5dba5,0x3956c25b,0x59f111f1,
    verilog hdl 2016-11-17

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    コードを変更する方法。 16ビットCLA（キャリールックアヘッド加算器）Verilogコードシミュレーション

    加算器のデザインを としましたが、結果が間違っています。 module CLA16(A, B, Ci, S, Co, PG1, GG1); input [15:0] A; input [15:0] B; input Ci; output [15:0] S; output Co; output PG1; output GG1; wire [3:0] GG; wire [3:0]
    verilog hdl 2016-11-25

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    SystemVerilog：割り当てパターン要素<name>：要素の幅が一致しません（エラー：vlog-7034）

    多次元配列を使用して他のモジュールのカウンタで索引付けできるハードコードされた定数配列を送信しようとしています。 私の現在の戦略は、コンパイルとデプロイを行うパラメータ配列を使用することですが、各配列要素の最初のビットのみがハードウェア上で一度考慮されます。これは、RTLビューに反映ので、私はModelSimのために行って、このエラーを受信しました： Error: (vlog-7034) <pat
    arrays fpga system-verilog hdl 2016-11-30
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