VHDLは： 'Z' = 'X' VHDLで

Question

、しない理由理由である：Zがハイインピーダンスであり、Xは未知である

NOT 'Z' = 'X' 

（以下STD_LOGIC信号タイプを参照します）。

コンテキスト：これはVHDLにのみ適用されます。私は、インバータを介して 'Z'信号が送られ、これによって 'X'が出された試験問題を受けました。私はなぜこれが起こり、答えが単に「Z」でないのか理解していません。あなたが言ったこととの関連では

'U': uninitialized. (signal hasn't been set yet) 
'X': unknown (impossible to determine this value/result) 
'0': logic 0 
'1': logic 1 
'Z': High Impedance (signal source when that source makes no effective contribution to the resolved value of the signal) 
'W': Weak unknown signal (can't tell if it should be 0 or 1) 
'L': Weak signal that should probably go to 0 
'H': Weak signal that should probably go to 1 
'-': Don't care 

Answer 1

（私はこのコメント作られているだろうが、私はできません）、インバータ（またはそのことについては任意のコンポーネント）への入力が「Z」である場合には（駆動高インピーダンス）、出力をどのように期待しますか？結果は、std_logic信号の定義された値のセットに収まる必要があります。

インバータの入力に値が入力されていない場合（つまり、入力を駆動する信号が1つしかなく、 'Z'の場合）、シミュレータは入力値を解決できません。その結果未知の出力（ 'X'）です。

EDIT：

user1155120がリンクされた文書で指摘したように、動作は次のようなマッピングを述べstd_logic_1164-体に起因する宣言 "not_table" に発生します、

-- truth table for "not" function 
    constant not_table : stdlogic_1d := 
    -- ------------------------------------------------- 
    -- | U X 0 1 Z W L H - | 
    -- ------------------------------------------------- 
      ('U', 'X', '1', '0', 'X', 'X', '1', '0', 'X');