シフトレジスタ用のVerilog

Question

次のVerilogシフトレジスタコードのヘルプを探しますか？次のコードが私に与えられました。私の仕事はそれを回路図形式に変換することです。

module shift_register(
    output reg [9:0] out_q, 
    input clk, 
    input reset, 
    input test, 
    input in_cg, 
    input in_sr); 

always @(posedge clk or negedge reset) begin 
    if (reset ==0) begin 
    out_q <= 10'd0; 
    end 
    else if (test == 0) begin 
    out_q <= {out_q[8:0], in_cg}; 
    end 
    else begin 
    out_q<={out_q[8:0],in_sr}; 
    end 
end //end always 

endmodule //endmodule 

私はここShiftRegisterとして添付としての私の概略図を起草ました。誰かがVerilog RTLコードから手動で "合成"することが正しい回路図であることを確認するのを手伝ってください。ありがとう。

Answer 1

あなたは私には正しいようだ

always @(posedge clk or negedge reset) begin 
    if (reset ==0) begin 
     out_q <= 10'd0; 
    end else begin 
     if (test == 0) begin 
      out_q <= {out_q[8:0], in_cg}; 
     end else begin 
      out_q<={out_q[8:0],in_sr}; 
     end 
    end 
end //end always