プロセッサのVHDLにシフトレジスタを開発したいと考えています。プロセッサの命令レジスタ(IR)には、シフト量を決定するセクションがあります。今私はこの操作を実装するためにチェックしたいと思います。任意のシフト量のシフトレジスタの実装
例えば、ビット番号5〜10はシフト量を示します。このセクションに "000001"がある場合、タイミング信号t1が発生すると、シフトレジスタが機能し、t2タイミング信号が到来するはずです。
なぜ、次のコードは、modelsimで実行しているときにシフトレジスタに影響を与えませんか?
IF sc=t1 AND R2 (10 DOWNTO 5)= "000001" THEN
R2<=R2(62 DOWNTO 0) & R2(63);
END IF;
このコードスニペットでは、問題を理解するには不十分です。 [最小限で完全で検証可能なサンプルの作成方法](https://stackoverflow.com/help/mcve) – ahmedus
Stackoverflowは、[Tour](https://stackoverflow.com/tour)で導入された構造化フォーマットを使用しています。 。 [ヘルプセンター](https://stackoverflow.com/help)には、[質問する](https://stackoverflow.com/help/asking)に関するガイドラインが記載されています。 VHDLは、[MCVe](https://stackoverflow.com/help/mcve)が明確で具体的な刺激を提供することを要求するデザイン階層でネットによって相互接続された精巧な宣言とプロセス(精緻化された並行ステートメントを含む)あなたの質問がそのまま現れている問題はありません。 – user1155120