パラメータ化された長さのVerilogシフトレジスタ

Question

Verilogコードの新機能です。私は、シフトレジスタを使ってVerilogコードで問題を起こさなければなりません。私は尋ねる前に検索したが、私は似たようなものを見つけなかった。 Verilogでコードを作成するためのヒントを教えてください。
ありがとうございます！良い一日を！おそらくこれは、あなたが軌道に乗るかもしれない

Answer 1

：

module DW03_shft_reg #(
// the parameterisable length of the shift register needs to be a parameter 
    parameter LENGTH = 1    
)(
     input [LENGTH-1:0] p_in, 
     input s_in, load_n, shift_n, clk, 
     // this needs to be a 'reg' so that it can be assigned to by the 'always' block 
     output reg [LENGTH-1:0] p_out  
); 

    // the template for sequential code with no asynchronous reset 
    always @(posedge clk)    
     begin 
      // implement the behaviour from the truth table here 
      // the { , } (concatenation) operator is useful for shift registers 
     end 

endmodule