vhdl

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VHDLカウンタが 'X'を返す、不明な値

インスタンス化されたコンポーネントを持つ4ビットカウンタを作成しようとしています。私がシミュレートすると、出力は0とX（未知の信号）の間で切り替わります。私は何が間違っているのか分かりません。 シミュレーション、回路図、およびコードを以下に示します。 4ビットモジュロカウンタ ビットスライス library ieee; use ieee.std_logic_1164.all;

binary vhdl counter vlsi digital-design 2017-11-08

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エラー（10500）：lab_06.vhd（54）のテキスト "shifta"の近くにVHDL構文エラーがあります。

enter image description here エラー（10500）：lab_06.vhd（54）のテキスト "shifta"にVHDL構文エラーがあります。 Info: ******************************************************************* Info: Running Quartus II 64-Bit Analysis

vhdl 2017-11-13

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VHDL - なぜあなたはループを生成する変数を使用することができません

私は知っている、変数はプロセスでのみ許可されていますが、なぜあなたはそれらをループで使用することはできません。 このような構造を合成する際には、前に評価されているため問題はありません。 この制限がなくてもコードを読みやすくすることができます。 lbl1: for i in data_out'range generate lbl2a: component comp_a port

vhdl 2017-11-15

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VHDL：複数の値と信号を比較する

信号を事前定義された値のリストと比較して、少なくともこの値と同じ値が存在するかどうかを確認したい（または、同じ値がリスト）。 例アプリケーション：受信したコマンドを有効なコマンドの事前定義されたリストと比較し、コマンドが無効な場合はエラー状態になります。想像してみれば、有効なコマンドは3つだけです（0x00、0x01、0xFF）。そして、このコードは、仕事をするでしょう： --valid comm

loops vhdl fpga 2017-11-15

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テストベンチで異なるクロックモードを実行する最適なアプローチ

クロック周期を変更して新しいテストケースを再作成しなくても、異なるクロック周波数で現在のテストケースを実行することに興味があります。 tclスクリプトを使用すると、このようなことが改善されるでしょうか？例えば ： testcase1 has process begin wait for CLK_PERIOD/2.0; CLK <= not CLK;

vhdl 2017-11-16

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ModelSim/QuestaSimでライブラリを削除するには？

私はこのソフトウェアで多くのプロジェクトを行ってきました。無用なライブラリを大量に削除したいので、古いプロジェクト（ライブラリ）を削除することをお勧めします。

vhdl modelsim 2017-11-16

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Vivado 2015.1 VHDL入力/出力違反

私はNexys 4 DDRのチュートリアルを取得していますし、私は簡単なMUX library IEEE; use IEEE.STD_LOGIC_1164.ALL; library UNISIM; use UNISIM.VComponents.all; -- Uncomment the following library declaration if using -- arithm

vhdl xilinx vivado 2017-11-17

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VHDLはstd_logic_vectorの汎用配列を初期化します

VHDLに畳み込み用のリングバッファを実装して汎用化したいと思います。私の問題は、信号や変数を追加することなく内部データを初期化する方法です。 通常私は signal initialized_vector : std_logic_vector(15 downto 0) := (others => '0'); でSTD_LOGIC_VECTORをintializeすることができますしかし、私はど

arrays generics initialization vhdl 2017-11-22

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VHDL：課と10進表記

私が使用しているセンサーは、16ビットワードを返すと私は表現を使用する必要がある実際の値に変換します、 式は((175.72*16b_word)/65536)-46.85. であることができます私16ポジションを右にシフトすることで分ける？ 私は数時間前から検索しましたが、まだ10進表記法とは何の手がかりもありません。誰かがそれを解決する方法の例を持っていますか？

vhdl fpga 2017-11-25

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